シリコンテストおよび歩留り解析
Tessent製品スイート
Tessentは、デターミニスティック・スキャンテスト、組み込みパターン圧縮、BIST（Built-In Self Test）、組み込みメモリ専用のテストと修復、バウンダリ・スキャン、さらにボード・レベルやシステム・レベルのテストといった多数のテクノロジの長所を融合しています。
メンター・グラフィックスのTessent製品スイートは、シリコンテストおよび歩留まり解析用の包括的なソリューションを提供し、現在のSoCにおける製造テスト、デバッグ、早期歩留まりの立ち上がりに対処します。Tessentは、各分野のクラス最高ソリューションを強力なテスト・フローに統合し、チップ全体のテスト・カバレッジを確実に達成します。
DAC 2011でのSteve Pateras氏のEDAカフェ・インタビュー: 3D TSVおよびシリコンテスト
Tessentのシリコンテストおよび歩留まり解析ソリューション
ロジックテスト
メンター・グラフィックスは、業界で最も強力なソリューション・スイートを提供しています。これらのソリューションは、圧縮およびベクターレス・アプローチの両方を用いた高品質なテストで数千件のテープアウトを成功させてきました。
ミックスシグナル・テスト
Tessentミックスシグナル・テスト・ソリューションは、特定のベンダやATE（Automated Test Equipment:自動テスト装置）に依存することなく、現在のSoC設計で多用されているSerDesインタフェースやPLLのテストに対応します。
シリコン歩留まり改善
シリコン歩留まり改善に役立つTessent製品は、クリティカルなシリコン検証段階と歩留まり早期立ち上げ段階の生産性を向上させ、テスト・ブリングアップ、シリコン・キャラクタリゼーション、診断ドリブン型の歩留まり解析、不良解析のためのソリューションを提供します。
技術文献
ローパワー・テスト
今日の高度な集積回路（IC）設計は、果てしなく進むジオメトリの微細化、かつてないほどのアナログ・ブロックとデジタル・ブロックの統合の増加、供給電圧の減少によってますます複雑化しています。技術文献を表示[英語]
ユーザ定義故障モデル（UDFM）
この技術文献では、ゲート網羅UDFMとセル対応UDFMを含むユーザ定義故障モデル（UDFM）の機能と、デバイス内のDPM減少の効果について説明します。技術文献を表示[英語]
Tessent TestKompressを使用したARM Cortex-A15プロセッサの高品質なテスト
この技術文献では、ARMアーキテクチャ向けのメンター・グラフィックスの参照フローについて概説します。技術文献を表示
マルチメディア
Tessent製品スイートの概要
Tessentは、各分野のクラス最高のテスト・ツールを強力なテスト・プラットフォームに統合し、チップ全体のテスト・カバレッジを確実に達成します。技術概要を表示[英語]
メンター・グラフィックスにおけるARM IPのサポート
このビデオでは、ARMとメンター・グラフィックスのシリコン・テスト・ソリューションであるTessent開発チームとのパートナーシップを紹介します。Tessent開発チームとARMは、MemoryBISTコントローラがARMコアの外部にあるARM共有バスのサポート機能を共同開発しました。その共有バスを使用してコア内のメモリをテストします。技術概要を表示[英語]
ニュース&プレスリリース
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