ロジックテスト

SoCのロジック部は高度な設計手法で作られており、高品質のシリコンテストを行うことが非常に困難になっています。この課題を解決するために、メンター・グラフィックスは業界で最も強力なロジックテスト・ソリューションを提供しています。

これらのソリューションは10年以上の実績があり、圧縮とベクタレスの2つのアプローチによる高品質テストの成功例やテープアウト事例は数千件にも上ります。これらを組み合わせることにより、テスト時間とテスト品質の最適なバランスを極めて柔軟に調整することができます。

また、Tessentロジックテスト・ソリューションは、少ピン数テストのサポートにも特長があるほか、ローパワー・デザインのテストも幅広くサポートしています。

製品

  • Tessent TestKompress Tessent TestKompressは、最高品質のスキャンテストと圧倒的な低テストコストを実現する業界最先端のATPGツールです。業界でも定評のある Tessent TestKompress の ATPG エンジンにより、効果的な故障モデルがロジック・デザイン全体に適用されます。受賞歴のあるメンター・グラフィックスのテストパターン圧縮技術、EDT（Embedded Deterministic Test）により、製造テストコストも抑制できます。
  • Tessent LogicBIST Tessent LogicBISTは、ICのデジタル・ロジック部をテストするための業界最先端のBISTソリューションです。特に、ナノメータSoCデザインにおけるテストコストの削減とTime-to-Marketの短縮、そしてテスト品質の最大化のためのユニークな機能が用意されています。
  • Tessent SoCScan Tessent SoCScanは、メンター・グラフィックスのATPGソリューションであるTessent TestKompressとTessent FastScanを補完する製品で、階層型のスキャンおよびクロック制御機構を容易に挿入してat-speedテストと効果的なテスト再利用を実現します。
  • Tessent FastScan Tessent FastScanは、幅広い故障モデル、包括的なデザインルール・チェック、広範なクロッキング・サポート、パフォーマンス指向のパターン圧縮を実現する革新的なアルゴリズムを備えた、業界で最も多機能なATPGツールです。
  • Tessent BoundaryScan Tessent BoundaryScanは、どのような規模や複雑さのICにもIEEE 1149.1準拠のバウンダリ・スキャンおよびTAPControllerを自動で追加可能です。バウンダリ・スキャンにより、あらゆるパッケージレベルでの製造テスト、シリコン・デバッグ、システム検証など、ICのライフサイクル全体で、チップ内部にアクセスする手段を確保できます。

Technology Overview

圧縮とロジックBISTを組み合わせたテスト手法によって、最高品質のテストが実現します。ここで紹介するテスト手法は、一般的な階層型のSoCフローを使って統合されたもので、故障カバレッジを最大限に高めながら全体的なテスト時間を短縮することができます。

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圧縮とBIST技術の併用技術概要

データシート

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