90nm以降の微細な設計ノードでは、それ以前の設計ノードに比べ、製造テスト上の課題が劇的に増えています。90nm以前の設計ノードで頻発する製造故障は、ブリッジやオープンのようなstuck-atテストで検出できるものが一般的でした。これに対し、微細化プロセスでは、遅延故障が頻発しており、これらの故障はstuck-atテストなどの低速テストでは検出できません。

本稿では、頻発するさまざまな故障モデルとそのテスト方法について解説します。

今日の最先端集積回路（IC）設計は、無限に続くかに見えるジオメトリの微細化と、増加の一途を辿るアナログ・ブロックとデジタル・ブロック間の統合、さらに電源の低電圧化により、ますます複雑化しています。ポータブル機器向けのワイヤレスIC設計では、設計の複雑さとエネルギー効率へのニーズに対応するため、テスト時の消費電力と電力制御が懸念されるようになってきました。

パワー・マネージメントは、設計レベルと機能レベルの両方で取り組まれています。ダイナミックとスタティックな消費電力をシステムレベルで管理する手法としては、モジュール分割、パワードメイン・ゲーティング、クロック・ゲーティングが利用されています。消費電力を考慮したDFT（Design-For-Test）を計画し、量産テストパターンを作成するにあたっては、テスト時の電力を管理するためにこうした手法を検討する必要があります。

本稿で取り上げる手法により、テスト時間への影響を最小限に抑えつつ、スキャン・シフト時のスイッチング動作を50%（1と0を均等に変化する通常レベル）から25%まで削減することができます。また、キャプチャ時のスイッチング動作も大幅に削減できますが、スイッチング動作の削減率とテスト時間への影響は設計に大きく左右されます。十分に構造化されたデータパスを備え、階層型のきめ細かいクロック・ゲーティング方式を用いた設計であれば、カバレッジを損なうことなく、キャプチャ時のスイッチング動作を10%未満に抑えることができます。

3次元積層IC（3D-IC）は複数のダイを積層したもので、ムーアの法則の変化に対応するための決定的な要素として半導体業界の注目を集めています。現行のインテグレーションやインターコネクト手法としては、ワイヤボンドやフリップチップなどが長期にわたって採用されてきました。
Xilinx、Samsung、IBM、SEMATECHは2011年または2012年に、インターポーザを介して接続する3Dチップを製造開始する見込みです。インターポーザはSi貫通ビア（TSV）に基づいており、業界の3D化にとって必然的な技術と言えるでしょう。
TSV は次世代の3Dインテグレーションにおいて、ダイ間インターコネクトの主要技術となっています。半導体業界では、3D-ICをTSV接続へと移行するにあたって、半導体産業に3 つの新たなテスト課題が出てくると考えられます。本稿では、課題を解決する方法について取り上げています。

半導体製造プロセスの進化に伴い、故障発生メカニズムは著しく変化しています。出荷製品の品質レベルを維持しつつ設計規模の増大に対応するには、ストラクチュアル・テストを強化してDPM（Defects Per Million）をさらに低減させることが不可欠です。当然テストパターン・ボリュームが肥大化するため、テストパターンの圧縮がテストコスト低減の鍵となります。テスト品質やテストカバレッジ（故障検出率）を維持しながら設計規模の増大に対応するために、極めて高レベルのテスト圧縮技術が半導体メーカーには必要とされています。