65nm以下の先端テクノロジ・ノードで開発されているICは、わずかな製造ばらつきがICの性能低下や故障を招く原因になります。さらに、設計に固有なフィーチャーに影響される新しい欠陥メカニズムが生まれています。製造プロセスと、ばらつきに対してより敏感になったレイアウト・フィーチャー間の複雑な関係により、システマティックな不良に起因する歩留まり低下問題が顕在化しています。歩留まり解析手法を強化しなければ、量産までの期間は長期化し、最終歩留まりも満足のいくものとならず、製品品質にも影響が出る可能性があり、結果として、メーカーの収益性が脅かされます。診断ドリブンの歩留まり解析とは、出荷テスト結果、ボリューム診断の結果を統計的に解析して、物理解析を行う以前に歩留まり低下の根本原因を特定する手法です。この手法により、原因特定までのサイクルを、従来比較で75-90%短縮することができます。本稿では、Tessent DiagnosisならびにTessent YieldInsightを使った診断ドリブンの歩留まり解析フローの導入メリットを紹介します。

スマートカードや防衛産業向けなどのセキュア・アプリケーションの設計には、機密データへの外部アクセスを防御するセキュリティの確保が必須となります。一方、ATEから内部ロジックに対する制御性・観測性を改善するために、スキャンチェーンは何十年にもわたり使用され、効率的で迅速なテストを実現してきました。この相反する課題を解決するために、セキュア・アプリケーションの設計者の多くは、ロジックBISTを使用してテスト品質をある程度犠牲にするか、非常に高価なセキュア・テスト環境を使ったスキャンテストを行うことを強いられてきました。高品質なテストの必要性は高まる一方であり、さらにプロセスの微細化に伴って発生するテスト品質に対する新たな要求も、これらの問題をさらに難しくしています。
本稿では、セキュア・アプリケーション向けに設計されたデバイスのテストに現在使用されているテクニックを解説し、それぞれの利点と課題について検討します。

スキャンベースのat-speedテスト手法を高速チップに用いる必要性が高まるにつれ、新たな問題が発生しています。この技術文書には、VLSI設計者に新たに要求されるat-speedテストに関すること、それを実現するべく追加されるDFTテクニックの新しい問題点について説明します。高速チップのテスト設計は、SSFF(slow-shift, Fast-functional)に落ち着きつつあるようですが、この手法はATPGに新たな問題点を生み出しています。それについても説明します。