デザインプロセスが0.13μm以下になると、長年使われてきたstuck-atテストだけでは十分な品質を維持することができなくなりました。0.13μm以下のプロセスでは、タイミングに関連したフォルトが増え、高品質を維持するためにはtransitionやpath-delayフォルトを考慮することが不可欠となりました。これらの付加的なテストにより品質を確保できますが、その一方でテストパターンとテスト時間は大幅に増大してしまいます。近年の数千万ゲート規模のASICではstuck-atテストパターンだけでもテスタのメモリの容量を超えてしまうことも珍しくありません。この場合、テストパターンを削って品質を犠牲にするか、またはテストセットを何個かに分けてテスタにリロードしなければなりません。様々なソフトウェアによるパターン圧縮の技術がATPGに適応されましたが、それだけでは十分ではありません。ハードウェアによる圧縮は、テストデータ量やテスト時間を短縮するだけでなく品質レベルを維持、または改善するのに役立ちます。EDT技術を用いれば、現在使用中のスキャンおよびATPG技術をベースにテスト時間を大幅に短縮できるだけではなく、製品の品質の維持と改善に役立てることができます。