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Tessent TestKompressを用いた設計フロー

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組み込み圧縮スキャンに関してはこれまでさまざまな種類の製品や技術が提案されてきましたが、市場ニーズを完全に満たしたものは少なく、淘汰が進んできました。組み込み圧縮スキャンツールに対するユーザのニーズは次の5点に集約できます。

1. 高いテスト品質を維持できる(あらゆる故障タイプをサポートしている)
2. テスト時間とテストデータ量の両面で高いテスト圧縮を実現できる
3. ユーザロジックに対してまったく、またはほとんど影響を与えない
4. 追加するテストロジック量を最小限に抑えられる
5. 既存の設計フローに容易に組み込むことができる

業界で幅広い採用実績があることからも分かるように、メンター・グラフィックスのTessent TestKompressはこれらの条件をすべて満たしています。しかもスキャンチャネルは1本でもよく、圧縮スキャンパターンから直接故障診断が行えるなどの利点もあります。一般に、DFT(Design-For-Test)部門はテスト品質を重視し、テスト部門はテスト時間とテストデータ量を重視します。また、新しいツールやメソドロジがデザインにどのような影響を与えるのか、そしてそれらが既存の設計フローにうまく適合するのかどうかは主に設計チームが重視する点です。本稿では、Tessent TestKompressで組み込み圧縮ロジックの生成、挿入、合成を行う際に選択できる各種設計フローとそれぞれの長所について説明します。本稿を参考に、既存の設計フローに最も適した方法を選択してください。

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故障モデルおよびテストの業界動向

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90nm以降の微細な設計ノードでは、それ以前の設計ノードに比べ、製造テスト上の課題が劇的に増えています。90nm以前の設計ノードで頻発する製造故障は、ブリッジやオープンのようなstuck-atテストで検出できるものが一般的でした。これに対し、微細化プロセスでは、遅延故障が頻発しており、これらの故障はstuck-atテストなどの低速テストでは検出できません。

本稿では、頻発するさまざまな故障モデルとそのテスト方法について解説します。

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スイッチング動作を考慮したTessentの低消費電力テスト - 深刻化する、ICテスト時の電力事情を改善する

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今日の最先端集積回路(IC)設計は、無限に続くかに見えるジオメトリの微細化と、増加の一途を辿るアナログ・ブロックとデジタル・ブロック間の統合、さらに電源の低電圧化により、ますます複雑化しています。ポータブル機器向けのワイヤレスIC設計では、設計の複雑さとエネルギー効率へのニーズに対応するため、テスト時の消費電力と電力制御が懸念されるようになってきました。

パワー・マネージメントは、設計レベルと機能レベルの両方で取り組まれています。ダイナミックとスタティックな消費電力をシステムレベルで管理する手法としては、モジュール分割、パワードメイン・ゲーティング、クロック・ゲーティングが利用されています。消費電力を考慮したDFT(Design-For-Test)を計画し、量産テストパターンを作成するにあたっては、テスト時の電力を管理するためにこうした手法を検討する必要があります。

本稿で取り上げる手法により、テスト時間への影響を最小限に抑えつつ、スキャン・シフト時のスイッチング動作を50%(1と0を均等に変化する通常レベル)から25%まで削減することができます。また、キャプチャ時のスイッチング動作も大幅に削減できますが、スイッチング動作の削減率とテスト時間への影響は設計に大きく左右されます。十分に構造化されたデータパスを備え、階層型のきめ細かいクロック・ゲーティング方式を用いた設計であれば、カバレッジを損なうことなく、キャプチャ時のスイッチング動作を10%未満に抑えることができます。

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ロジックBISTの適用範囲と使用方法

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ロジックBIST(Built-in Self-Test)を重要なテスト・アプローチかつ有用なメソドロジとして活用できる場面があります。本稿では、Tessent LogicBISTによってサポートされるロジックBISTの一般的な用途とトレードオフについて解説します。

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メンター・グラフィックスのTessentプラットフォームによる3D-ICテスト

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3次元積層IC(3D-IC)は複数のダイを積層したもので、ムーアの法則の変化に対応するための決定的な要素として半導体業界の注目を集めています。現行のインテグレーションやインターコネクト手法としては、ワイヤボンドやフリップチップなどが長期にわたって採用されてきました。
Xilinx、Samsung、IBM、SEMATECHは2011年または2012年に、インターポーザを介して接続する3Dチップを製造開始する見込みです。インターポーザはSi貫通ビア(TSV)に基づいており、業界の3D化にとって必然的な技術と言えるでしょう。
TSV は次世代の3Dインテグレーションにおいて、ダイ間インターコネクトの主要技術となっています。半導体業界では、3D-ICをTSV接続へと移行するにあたって、半導体産業に3 つの新たなテスト課題が出てくると考えられます。本稿では、課題を解決する方法について取り上げています。

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セキュア・アプリケーションのための高品質テスト・ソリューション

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スマートカードや防衛産業向けなどのセキュア・アプリケーションの設計には、機密データへの外部アクセスを防御するセキュリティの確保が必須となります。一方、ATEから内部ロジックに対する制御性・観測性を改善するために、スキャンチェーンは何十年にもわたり使用され、効率的で迅速なテストを実現してきました。この相反する課題を解決するために、セキュア・アプリケーションの設計者の多くは、ロジックBISTを使用してテスト品質をある程度犠牲にするか、非常に高価なセキュア・テスト環境を使ったスキャンテストを行うことを強いられてきました。高品質なテストの必要性は高まる一方であり、さらにプロセスの微細化に伴って発生するテスト品質に対する新たな要求も、これらの問題をさらに難しくしています。
本稿では、セキュア・アプリケーション向けに設計されたデバイスのテストに現在使用されているテクニックを解説し、それぞれの利点と課題について検討します。

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