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- レイアウトを考慮した故障診断
- 近年、故障診断アルゴリズムは大きな進歩を遂げています。しかし歩留まり解析と故障解析を効率的に進めるためには、一般的に診断ツールが提供する欠陥分類、分解能、精度（故障候補数）では不十分です。レイアウトを考慮した診断が可能なTessent Diagnosisは、上記3項目すべてを改善し、FAエンジニアと歩留まりエンジニアのいずれもが満足できる強力なツールと言えるでしょう。
Tessent Diagnosisはレイアウト情報を活用し、欠陥のタイプに応じて精度と分解能を70 ～ 80%向上するとともに、物理的（レイアウト的）に有意な欠陥タイプの検出をも可能にします。例えばポリゴンレベルのデータのような有意義なレポートからは、物理的欠陥解析（PFA）エンジニアが診断結果を直接確認できます。
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シリコン歩留まり改善 |
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- Tessent TestKompressを使用したARM Cortex-A15プロセッサの高品質テスト
- 業界トップのIP（Intellectual Property）であるARM Cortex-A15がシングルコア・プロセッサやマルチコア・プロセッサとしてSoC設計に組み込まれるようになってきました。SoCの出荷テストを実行するには、適切なテスト戦略を決め、それを実現するためのDFT（Design for Test: テスト容易化設計）を実装する必要があります。従来、テスト戦略を理解し、それに対応するDFTを実装するのはDFTエンジニアにほぼ一任されてきました。
しかし、ARMコアに対しては、メンター・グラフィックスがARMと協同して、ARMアーキテクチャ用に最適なDFTを実現するリファレンス・フローが導入されました。このためDFTエンジニアはこのフローに沿って、ARM Cortex-A15プロセッサが組み込まれたデザインを最適な条件でテストできます。本文献では、メンター・グラフィックスが提案するARMアーキテクチャ向けDFTリファレンス・フローを概説します。
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ロジックテスト |
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- 故障モデルおよびテストの業界動向
- 90nm以降の微細な設計ノードでは、それ以前の設計ノードに比べ、製造テスト上の課題が劇的に増えています。90nm以前の設計ノードで頻発する製造故障は、ブリッジやオープンのようなstuck-atテストで検出できるものが一般的でした。これに対し、微細化プロセスでは、遅延故障が頻発しており、これらの故障はstuck-atテストなどの低速テストでは検出できません。
本稿では、頻発するさまざまな故障モデルとそのテスト方法について解説します。
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ロジックテスト |
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- スイッチング動作を考慮したTessentの低消費電力テスト - 深刻化する、ICテスト時の電力事情を改善する
- 今日の最先端集積回路（IC）設計は、無限に続くかに見えるジオメトリの微細化と、増加の一途を辿るアナログ・ブロックとデジタル・ブロック間の統合、さらに電源の低電圧化により、ますます複雑化しています。ポータブル機器向けのワイヤレスIC設計では、設計の複雑さとエネルギー効率へのニーズに対応するため、テスト時の消費電力と電力制御が懸念されるようになってきました。
パワー・マネージメントは、設計レベルと機能レベルの両方で取り組まれています。ダイナミックとスタティックな消費電力をシステムレベルで管理する手法としては、モジュール分割、パワードメイン・ゲーティング、クロック・ゲーティングが利用されています。消費電力を考慮したDFT（Design-For-Test）を計画し、量産テストパターンを作成するにあたっては、テスト時の電力を管理するためにこうした手法を検討する必要があります。
本稿で取り上げる手法により、テスト時間への影響を最小限に抑えつつ、スキャン・シフト時のスイッチング動作を50%（1と0を均等に変化する通常レベル）から25%まで削減することができます。また、キャプチャ時のスイッチング動作も大幅に削減できますが、スイッチング動作の削減率とテスト時間への影響は設計に大きく左右されます。十分に構造化されたデータパスを備え、階層型のきめ細かいクロック・ゲーティング方式を用いた設計であれば、カバレッジを損なうことなく、キャプチャ時のスイッチング動作を10%未満に抑えることができます。
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ロジックテスト |
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- ロジックBISTの適用範囲と使用方法
- ロジックBIST（Built-in Self-Test）を重要なテスト・アプローチかつ有用なメソドロジとして活用できる場面があります。本稿では、Tessent LogicBISTによってサポートされるロジックBISTの一般的な用途とトレードオフについて解説します。
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ロジックテスト |
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- メンター・グラフィックスのTessentプラットフォームによる3D-ICテスト
- 3次元積層IC（3D-IC）は複数のダイを積層したもので、ムーアの法則の変化に対応するための決定的な要素として半導体業界の注目を集めています。現行のインテグレーションやインターコネクト手法としては、ワイヤボンドやフリップチップなどが長期にわたって採用されてきました。
Xilinx、Samsung、IBM、SEMATECHは2011年または2012年に、インターポーザを介して接続する3Dチップを製造開始する見込みです。インターポーザはSi貫通ビア（TSV）に基づいており、業界の3D化にとって必然的な技術と言えるでしょう。
TSV は次世代の3Dインテグレーションにおいて、ダイ間インターコネクトの主要技術となっています。半導体業界では、3D-ICをTSV接続へと移行するにあたって、半導体産業に3 つの新たなテスト課題が出てくると考えられます。本稿では、課題を解決する方法について取り上げています。
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ロジックテスト |
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- 診断ドリブン歩留まり解析で 原因をより早期に特定
- 65nm以下の先端テクノロジ・ノードで開発されているICは、わずかな製造ばらつきがICの性能低下や故障を招く原因になります。さらに、設計に固有なフィーチャーに影響される新しい欠陥メカニズムが生まれています。製造プロセスと、ばらつきに対してより敏感になったレイアウト・フィーチャー間の複雑な関係により、システマティックな不良に起因する歩留まり低下問題が顕在化しています。歩留まり解析手法を強化しなければ、量産までの期間は長期化し、最終歩留まりも満足のいくものとならず、製品品質にも影響が出る可能性があり、結果として、メーカーの収益性が脅かされます。診断ドリブンの歩留まり解析とは、出荷テスト結果、ボリューム診断の結果を統計的に解析して、物理解析を行う以前に歩留まり低下の根本原因を特定する手法です。この手法により、原因特定までのサイクルを、従来比較で75-90%短縮することができます。本稿では、Tessent DiagnosisならびにTessent YieldInsightを使った診断ドリブンの歩留まり解析フローの導入メリットを紹介します。
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シリコン歩留まり改善 |
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- セキュア・アプリケーションのための高品質テスト・ソリューション
- スマートカードや防衛産業向けなどのセキュア・アプリケーションの設計には、機密データへの外部アクセスを防御するセキュリティの確保が必須となります。一方、ATEから内部ロジックに対する制御性・観測性を改善するために、スキャンチェーンは何十年にもわたり使用され、効率的で迅速なテストを実現してきました。この相反する課題を解決するために、セキュア・アプリケーションの設計者の多くは、ロジックBISTを使用してテスト品質をある程度犠牲にするか、非常に高価なセキュア・テスト環境を使ったスキャンテストを行うことを強いられてきました。高品質なテストの必要性は高まる一方であり、さらにプロセスの微細化に伴って発生するテスト品質に対する新たな要求も、これらの問題をさらに難しくしています。
本稿では、セキュア・アプリケーション向けに設計されたデバイスのテストに現在使用されているテクニックを解説し、それぞれの利点と課題について検討します。
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ロジックテスト |
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- ナノメータLSIの量産に不可欠なテストパターン圧縮技術
- 半導体製造プロセスの進化に伴い、故障発生メカニズムは著しく変化しています。出荷製品の品質レベルを維持しつつ設計規模の増大に対応するには、ストラクチュアル・テストを強化してDPM（Defects Per Million）をさらに低減させることが不可欠です。当然テストパターン・ボリュームが肥大化するため、テストパターンの圧縮がテストコスト低減の鍵となります。テスト品質やテストカバレッジ（故障検出率）を維持しながら設計規模の増大に対応するために、極めて高レベルのテスト圧縮技術が半導体メーカーには必要とされています。
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ロジックテスト |
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- EDT: Embedded Deterministic Test - 高品質で低コストな製造テストのためのDFT技術 -
- デザインプロセスが0.13μm以下になると、長年使われてきたstuck-atテストだけでは十分な品質を維持することができなくなりました。0.13μm以下のプロセスでは、タイミングに関連したフォルトが増え、高品質を維持するためにはtransitionやpath-delayフォルトを考慮することが不可欠となりました。これらの付加的なテストにより品質を確保できますが、その一方でテストパターンとテスト時間は大幅に増大してしまいます。近年の数千万ゲート規模のASICではstuck-atテストパターンだけでもテスタのメモリの容量を超えてしまうことも珍しくありません。この場合、テストパターンを削って品質を犠牲にするか、またはテストセットを何個かに分けてテスタにリロードしなければなりません。様々なソフトウェアによるパターン圧縮の技術がATPGに適応されましたが、それだけでは十分ではありません。ハードウェアによる圧縮は、テストデータ量やテスト時間を短縮するだけでなく品質レベルを維持、または改善するのに役立ちます。EDT技術を用いれば、現在使用中のスキャンおよびATPG技術をベースにテスト時間を大幅に短縮できるだけではなく、製品の品質の維持と改善に役立てることができます。
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シリコン歩留まり改善 |
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- 高速チップのためのスキャンベース - At-Speedテスト手法 -
- スキャンベースのat-speedテスト手法を高速チップに用いる必要性が高まるにつれ、新たな問題が発生しています。この技術文書には、VLSI設計者に新たに要求されるat-speedテストに関すること、それを実現するべく追加されるDFTテクニックの新しい問題点について説明します。高速チップのテスト設計は、SSFF(slow-shift, Fast-functional)に落ち着きつつあるようですが、この手法はATPGに新たな問題点を生み出しています。それについても説明します。
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シリコン歩留まり改善 |