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診断ドリブン歩留まり解析で 原因をより早期に特定
Technology Reports

Posted in: シリコン歩留まり改善

65nm以下の先端テクノロジ・ノードで開発されているICは、わずかな製造ばらつきがICの性能低下や故障を招く原因になります。さらに、設計に固有なフィーチャーに影響される新しい欠陥メカニズムが生まれています。製造プロセスと、ばらつきに対してより敏感になったレイアウト・フィーチャー間の複雑な関係により、システマティックな不良に起因する歩留まり低下問題が顕在化しています。歩留まり解析手法を強化しなければ、量産までの期間は長期化し、最終歩留まりも満足のいくものとならず、製品品質にも影響が出る可能性があり、結果として、メーカーの収益性が脅かされます。診断ドリブンの歩留まり解析とは、出荷テスト結果、ボリューム診断の結果を統計的に解析して、物理解析を行う以前に歩留まり低下の根本原因を特定する手法です。この手法により、原因特定までのサイクルを、従来比較で75-90%短縮することができます。本稿では、Tessent DiagnosisならびにTessent YieldInsightを使った診断ドリブンの歩留まり解析フローの導入メリットを紹介します。

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EDT: Embedded Deterministic Test - 高品質で低コストな製造テストのためのDFT技術 -

Posted in: シリコン歩留まり改善

デザインプロセスが0.13μm以下になると、長年使われてきたstuck-atテストだけでは十分な品質を維持することができなくなりました。0.13μm以下のプロセスでは、タイミングに関連したフォルトが増え、高品質を維持するためにはtransitionやpath-delayフォルトを考慮することが不可欠となりました。これらの付加的なテストにより品質を確保できますが、その一方でテストパターンとテスト時間は大幅に増大してしまいます。近年の数千万ゲート規模のASICではstuck-atテストパターンだけでもテスタのメモリの容量を超えてしまうことも珍しくありません。この場合、テストパターンを削って品質を犠牲にするか、またはテストセットを何個かに分けてテスタにリロードしなければなりません。様々なソフトウェアによるパターン圧縮の技術がATPGに適応されましたが、それだけでは十分ではありません。ハードウェアによる圧縮は、テストデータ量やテスト時間を短縮するだけでなく品質レベルを維持、または改善するのに役立ちます。EDT技術を用いれば、現在使用中のスキャンおよびATPG技術をベースにテスト時間を大幅に短縮できるだけではなく、製品の品質の維持と改善に役立てることができます。

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高速チップのためのスキャンベース - At-Speedテスト手法 -

Posted in: シリコン歩留まり改善

スキャンベースのat-speedテスト手法を高速チップに用いる必要性が高まるにつれ、新たな問題が発生しています。この技術文書には、VLSI設計者に新たに要求されるat-speedテストに関すること、それを実現するべく追加されるDFTテクニックの新しい問題点について説明します。高速チップのテスト設計は、SSFF(slow-shift, Fast-functional)に落ち着きつつあるようですが、この手法はATPGに新たな問題点を生み出しています。それについても説明します。

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