業界トップのIP（Intellectual Property）であるARM Cortex-A15がシングルコア・プロセッサやマルチコア・プロセッサとしてSoC設計に組み込まれるようになってきました。SoCの出荷テストを実行するには、適切なテスト戦略を決め、それを実現するためのDFT（Design for Test: テスト容易化設計）を実装する必要があります。従来、テスト戦略を理解し、それに対応するDFTを実装するのはDFTエンジニアにほぼ一任されてきました。

しかし、ARMコアに対しては、メンター・グラフィックスがARMと協同して、ARMアーキテクチャ用に最適なDFTを実現するリファレンス・フローが導入されました。このためDFTエンジニアはこのフローに沿って、ARM Cortex-A15プロセッサが組み込まれたデザインを最適な条件でテストできます。本文献では、メンター・グラフィックスが提案するARMアーキテクチャ向けDFTリファレンス・フローを概説します。

90nm以降の微細な設計ノードでは、それ以前の設計ノードに比べ、製造テスト上の課題が劇的に増えています。90nm以前の設計ノードで頻発する製造故障は、ブリッジやオープンのようなstuck-atテストで検出できるものが一般的でした。これに対し、微細化プロセスでは、遅延故障が頻発しており、これらの故障はstuck-atテストなどの低速テストでは検出できません。

本稿では、頻発するさまざまな故障モデルとそのテスト方法について解説します。

3次元積層IC（3D-IC）は複数のダイを積層したもので、ムーアの法則の変化に対応するための決定的な要素として半導体業界の注目を集めています。現行のインテグレーションやインターコネクト手法としては、ワイヤボンドやフリップチップなどが長期にわたって採用されてきました。
Xilinx、Samsung、IBM、SEMATECHは2011年または2012年に、インターポーザを介して接続する3Dチップを製造開始する見込みです。インターポーザはSi貫通ビア（TSV）に基づいており、業界の3D化にとって必然的な技術と言えるでしょう。
TSV は次世代の3Dインテグレーションにおいて、ダイ間インターコネクトの主要技術となっています。半導体業界では、3D-ICをTSV接続へと移行するにあたって、半導体産業に3 つの新たなテスト課題が出てくると考えられます。本稿では、課題を解決する方法について取り上げています。

スマートカードや防衛産業向けなどのセキュア・アプリケーションの設計には、機密データへの外部アクセスを防御するセキュリティの確保が必須となります。一方、ATEから内部ロジックに対する制御性・観測性を改善するために、スキャンチェーンは何十年にもわたり使用され、効率的で迅速なテストを実現してきました。この相反する課題を解決するために、セキュア・アプリケーションの設計者の多くは、ロジックBISTを使用してテスト品質をある程度犠牲にするか、非常に高価なセキュア・テスト環境を使ったスキャンテストを行うことを強いられてきました。高品質なテストの必要性は高まる一方であり、さらにプロセスの微細化に伴って発生するテスト品質に対する新たな要求も、これらの問題をさらに難しくしています。
本稿では、セキュア・アプリケーション向けに設計されたデバイスのテストに現在使用されているテクニックを解説し、それぞれの利点と課題について検討します。