• ESL（Electronic System Level）設計
• パワー・アウェア検証
• ICインプリメンテーション

ESL（Electronic System Level）設計

設計者が設計プロセスの非常に遅い段階になるまでパワーの最適化を行わないのはなぜですか。

実際のところ、これは設計者の落ち度ではありません。通常、パワーの最適化は専門グループがバックエンドプロセスで行います。設計者のレベルでシステムの現実的なパワー最適化を行うには、次の2つの機能が必要です。

• 効率的にアーキテクチャ探索ができるようにRTLシミュレーションよりも桁違いに高速なシミュレーション性能。
• 高位レベルの設計におけるパフォーマンスとパワーの正確なモデリング。

設計レベルとアーキテクチャ・レベルでパワーに注意しなければならないのはなぜですか。

現在、アーキテクチャ・レベルでのプロセッサ、バス、メモリ、および統合ソフトウェアの構成がパワーに最大の影響を与えることが明らかになっています。アーキテクチャが決定されると、それ以降の工程でパワーに与える影響は非常に小さくなります。

もう一つの重要なことは、パワーと性能には密接な関係があり、相互に影響し合うということです。アーキテクチャ・レベルでシステムの性能を視覚的に把握できれば、要件に適合した性能を確保しながらパワーを最適化できます。

現在、TLMレベルでパワーを推定できますか。

標準的な方法はありませんが、さまざまな方法を使用して、設計レベルとアーキテクチャ・レベルでパワーをモデリングし、測定できます。ただし、推定値が現実的な数値とは極端に異なる場合、解析と最適化のプロセス全体が無意味となる可能性があります。アーキテクチャ探索プロセスを現実的なものにするには、少なくともシステム・ブロックの大部分のパワーデータが実際の数値に近いものである必要があります。

TLMレベルで統計手法を使用してパワーを解析できますか。

はい。統計的なトラフィック条件を用いてさまざまなアーキテクチャを探索できます。パワーと性能を解析してバランスをとることもできます。ただし通常は、ソフトウェア・アプリケーションの実行などの現実的な場面の方がより良いパワーの最適化が行えます。この場合、パワーは機能シミュレーションでテストする必要があります。

Catapult C Synthesisはどのような仕組みでパワーの推定値を提供していますか。

Catapult C Synthesisには主要なASICおよびFPGAのパワー推定ツールとの統合フロー用意されており、Rレベルとゲート・レベルのパワーを推定します。

パワー推定値には動的パワーも含まれますか。

はい。統合フローはCatapult SCVerifyフローの一部であり、検証時にシミュレーション・ツールからスイッチング情報が収集され、パワー推定ツールに自動的に渡されます。

Catapult C Synthesisを使用してどのようにパワーを最適化しますか。

最も一般的な手法は、さまざまなクロック設定でRTLを生成することです。ループのアンロール（展開）やパイプライン化の制約条件を調整することでシステム性能を維持します。次に、アプリケーションまたは仕様に基づいて、パワー、面積、性能のバランスをとる最適なソリューションを選択できます。Webセミナーでは、JPEG圧縮エンジンを用いたこのメソドロジを紹介しています。

パワーは一般的にどれくらい節約できますか。

同一のシステム性能でパワーを30%節約できた実績があります。さまざまなメモリのアーキテクチャ、インタフェース、およびアルゴリズムのインプリメンテーションを調査するときに、C++によるコード作成の柔軟性、およびCatapult C Synthesisからの直接合成により、RTLの手作業によるコード作成と比較して、当然、多様なソリューションの可能性のフィードバックが即座に得られます。

Catapult C Synthesisは、低電圧と高電圧のライブラリをサポートしていますか。

はい、サポートしています。複数の電圧バージョンを持つASICライブラリをキャラクタライズするときにすべてのバージョンを含めておけば、Catapult C Synthesisでキャラクタライズしたときにそれらのバージョンを使用できるようになります。

RTLでは、パワーを最適化するために複数の周波数を持つシステムを使用しています。Catapult C Synthesisはこのようなシステムをサポートできますか。

はい。Catapult C Synthesisはさまざまなクロック・レートによる各種ブロックのクロッキングをサポートしています。

現在、RTLレベルとゲート・レベルのインプリメンテーションでパワーを最適化するツールを使用しています。Catapult C Synthesisをこれらのツールと共に使用できますか。

Catapult C Synthesisが生成するRTLは、クロックゲーティングおよびパワー最適化ツールによる最適化をサポートするように設計されています。

パワー・アウェア検証

設計にパワー管理手法を組み込むことにより、機能検証にはどのような課題が出てきますか。

ローパワー・アーキテクチャのインプリメンテーションは、ハードウェアの実際の動作と矛盾なく検証する必要があります。たとえば、ステート・データの保持とリストアを行う必要があり、リーク電流を防止して安全な論理値を固定するために、ポートを分離する必要があります。一方、マルチ電圧システムでは、ある電圧ドメインから別の電圧ドメインに論理値をスイングするために、レベル・シフトが必要です。これまで、ローパワー設計の機能検証は、設計プロセスの遅い段階、一般的には物理設計の後で行われていました。この理由は、それより前の工程では、関連情報の一部が検証可能な形式では得られなかったからです。このため、ローパワー設計の検証では、タイミング付きのゲートレベル・シミュレーションが抱えるすべての問題、つまりシミュレーション速度が遅い、ＴＡＴが長い、デバッグ時間がかかるといった問題に悩まされていました。さらに、多くのローパワー設計では、ローパワーの意図とインプリメンテーションがそれぞれ異なる形式を使用していたため、結果として仕様に整合性がなく、矛盾することがありました。

電源管理ブロックのインプリメンテーションを検証して、システム内のパワーのオン、オフ、その他のパワー・ステートのシーケンスが正しいことを確認できますか。

はい、確認できます。業界標準のUnified Power Format（UPF）を使用して、システムのパワー・ステートを定義でき、パワー管理ブロックがあるパワー・ステートから別のパワー・ステートに正しく遷移するか検証できます。パワーを考慮した機能検証により、パワー遮断前にポートの分離とレジスタの保存のような、重要なシーケンスを確実に検証できます。

保持レジスタのインプリメンテーションのプロセス・テクノロジ・ノードが別のノードに移行した場合を考えます。65nm用のインプリメンテーションを行ったパワーシーケンスを45nmの保持セルでも確実に動作させるにはどうすればよいでしょうか。

保持機能の動作を正確にモデリングすることにより、パワーを考慮したRTLのシミュレーションでパワー制御シーケンスが対象テクノロジに対して正しいことを検証できます。たとえば、リセットがリストアと同時にアクティブな場合、保持モデルでは、そのテクノロジの保持レジスタの動作に合わせて、確実にレジスタをリセットまたはリストアします。

パワー管理対応のメモリ・モデルがあります。読み取り/書き込みロジックの電源が遮断されたときにコア電源がオンになっている場合、メモリの内容を保持します。また、パワー管理非対応のROMモデルもあります。合成ロジック用にUPFを含み、従来のRAMモデルやROMモデルを使用している設計を検証できますか。

はい、できます。ROMは初期化により認識できます。ROMへのパワーが遮断された場合、その内容を読み取ることはできません。パワーが復帰したときには、ROMの状態は保持されます。パワー対応のRAMモデルは、UPFで作成した電源ネットワークに接続でき、RAMモデルのパワーに対応する動作が維持されます。

非動作バイアス・モードの動作シミュレーションはできますか。

はい、できます。非動作バイアス・モードの状態用に条件付き破損の構文をサポートしています。

ICインプリメンテーション

MCMM最適化は、どのようにして全体の消費パワーを低減しますか。

MCMM最適化によって、各コーナーに関連するさまざまなパワー・ステートを特定し、各コーナーのリーク電流と動的パワーに対応できます。また、MCMMは、SIやタイミングなどのその他の設計パラメータをパワーと同時に扱う場合に役に立ちます。

電圧ドメインやその他のマルチVDDの問題を処理するために、どういった配置配線機能が必要ですか。

配線エンジンはさまざまな電圧ドメインを考慮する必要があります。あるドメインに対応する配線は同一ドメイン内にある必要があります。また、配線エンジンは、レベル・シフタ、スイッチ・セル、および保持フロップ用の2次電源を適切に処理する必要があります。また、IR低下を最小に抑えるために、デフォルト以外の配線ルールが2次電源をサポートする必要もあります。

Olympus-SoCはどのようにして、物理設計時にリーク電流を最小にしますか。

Olympus-SoCは、マルチ電圧ライブラリをはじめとするさまざまな手法を使用してリーク電流を最適化し、MTCMOSスイッチを使用してパワー遮断も最適化します。リーク電流は、最適化のすべての段階でタイミングと共によりよい結果品質を導くコスト関数とみなされます。

クロック・ツリーのパワーをどのように節約できますか。

クロック・ツリーの構築中は、クロック・ツリー・ネットワークのバランスの改善、ツリー内のバッファ/インバータの個数の最適化を含む、さまざまな方法でパワー最適化が達成されます。フロップをクラスタ化することで、ネットワークの電気容量を低減することも、スイッチングパワーを低減するのに大きく貢献します。クロック遮断は、動的パワーの最適化で効果が高い一般的な手法ですが、タイミングが影響を受けないように、クロック・ゲートの配置に注意する必要があります。

Olympus-SoCがDVFS向けに提供しているアーキテクチャのサポートは何ですか。

DVFSはマルチVDDメソドロジを拡張したもので、最適化にMCMMアーキテクチャを使用します。ユーザは通常、電圧と周波数の対を定義しますが、これがMC最適化の問題になります。マルチVDDメソドロジはDVFSの要件を定義するための基盤を提供し、MCMMアーキテクチャはその実現の役に立ちます。

1.0Vのライブラリと1.2Vのライブラリを「ワースト設定」コーナーにロードした場合、タイマは各ライブラリ・セルに使用するライブラリをどのようにして識別するのですか。

ユーザはパワードメインをUPF構文で定義します。UPF構文の一部は、各パワードメインのデフォルトのパワーネットを指定します。また、UPF構文は、電圧を設計内のパワーネットPSTにマッピングします。タイマがセルの時間をカウントするときには、セルのVDDピンをチェックし、そのピンに接続するネットを検出し、PSTを使用してセルの電圧を認識します。その後、タイマは、リーフ・セルのVDDに近い値の公称電圧を持つライブラリを選択します。

VDDピンを複数持つRAMまたはマクロがある場合、各電圧に関連する出力はどのようにして指定しますか。

set_pin_related_supplyコマンドを使用して、パワーが供給されるピンをリーフ・セルにマップできます。

Olympus-SoCでは、どのようにしてレベル・シフトの設定と挿入を行いますか。

レベル・シフタはUPFファイルで推定されます。レベル・シフタが必要なドメイン、捕捉される2次電源接続、イネーブル制御などの設計意図をUPFファイルに定義します。Olympus-SoCはUPFファイルからこの情報を使用し、レベル・シフタの挿入と配置を行います。

Olympus-SoCは電圧ドメイン間のリピータをどのように処理しますか。

リピータの処理に使用できるオプションが2つあります。1)長いネットで常時オン・バッファを使用する。2)電圧ドメイン間の長いネットをバッファするために、「ガス・スタンド」と呼ばれる小さいドメインを作成する。