最初から高い歩留まりを保証
製造ばらつきは、最先端のナノメータ設計を脅かし、製品の歩留まり、信頼性およびパフォーマンスを低下させます。近年、単純な後処理での修正だけで、製造ばらつきを管理することはもはや不可能です。つまり、配置配線の段階において製造ばらつきを減らしていく必要があります。
設計の取り組み
ベストケース／ワーストケースのコーナーに基づいた設計をクローズできたのはいつのことか覚えていますか？最近は多くのコーナー／モード・シナリオを考慮する必要があり、製造の変動性がそれぞれに異なった影響を及ぼします。以下のような経験をしたことがあるでしょう。
- 長時間の予想できない設計、サインオフのループ
- オーバーマージニング、ガードバンドの増大
- IC性能、歩留まりおよび信頼性の低下
設計ソリューション
メンター・グラフィックスのフィジカル・インプリメンテーション・システムには、以下の機能があり、シングル・パスの配置配線フローにおける全ての設計要件をシームレスに統合します。
- マルチコーナー、マルチモード（MCMM）のタイミング解析と最適化
- DFMを考慮した配線
- マルチコアやマルチCPUのプラットフォーム上で1億超のゲートを持つデザインの効率的な処理
メンター・グラフィックスの高精度の製造ばらつきソリューションは、パフォーマンスを低下させるガードバンドを減少させると同時に、最高の結果を出すための最適なトレードオフを可能にします。メンター・グラフィックスのDFMを意識した配線では、問題の発生を抑えるため、デザインの初期段階から製造ばらつきを考慮します。これにより競合他社を凌ぐ、高い歩留まりや優れたIC性能を実現することができます。
MCMMを使用したばらつき管理
特許を取得したMCMMタイミング・カーネルを使用して配置配線中の製造ばらつきを管理すれば、IC性能、Time-to-Marketおよび歩留まりが改善されます。
製造ばらつきがICに与える影響が大きくなるにつれ、歩留まり、性能、電力、タイミングおよびシグナル・インテグリティが複雑に影響しあい、収益低下を招きます。
多数のコーナー／モードの組合せと複数の電源状態を持つ設計では、製造クロージャを実現しなければなりません。制約を統合して余裕を持たせるか、または問題を単純化できるかもしれませんが、設計において製造ばらつきの複合的な影響による致命的な重要性を見落すかもしれない危険があります。例えば不均等なワイヤ幅またはCMPディッシングによる抵抗の変化が、あるコーナー／モードの組合せでは深刻なクロストーク問題を引き起こす可能性がありますが、別の組合せでは問題ありません。クロストーク違反を修正するためにバッファサイズを変更すると、別のコーナー／モードのシナリオで深刻なDFM違反が発生する可能性があります。どうすれば良いでしょうか？
並列MCMMの解析と最適化を使用すれば、配置配線中に相反するすべての要件を解決できます。
ばらつきは大きく3種類に分けられますが、各ばらつきは局所的または広域的な影響を設計に及ぼします。
ばらつき管理の詳細は、技術文献 「ばらつきのための設計：物理設計における設計、プロセス、製造ばらつきの管理」[英語]をご参照ください。
DFMを考慮した配線での歩留まりと信頼性の改善
総合物理設計システムにはサインオフDRCとDFM機能があります。（拡大図を表示）
リソグラフィの歪みはナノメータ・ノードで発生します。これらの歪みはパフォーマンスとシグナル・インテグリティを低下させるパターン分布を引き起こし、ブリッジング、ピンチング、ビア欠陥などの製造障害に繋がります。そして歩留まりや信頼性を下げてしまうことになります。
これまではマスク作成中にこれらの歪みを補正できていましたが、レイアウト後の修正だけではナノメータ設計を行うことができなくなってきました。あるワイヤを動かしてしてクリティカルなエリアの違反を直すと、他のエリアで深刻なシグナル・インテグリティ違反を起こす可能性があります。
これからはクリティカルエリア解析（CAA）、CMPおよびOPCモデルを搭載するメンター・グラフィックスの45nm対応リソグラフィ・ドリブン・ルータを使用すれば、これらの複合的な影響を配置配線中に対処することが可能です。メンター・グラフィックスのDFMを考慮したルータによって、クラス最高の配線品質を持つ、本質的にリソグラフィ向けのレイアウトを実現します。その最適化は常にMCMMであるため、強力なフルプロセス・ウィンドウの製造性が期待できます。
IC性能の向上
競争優位性と価格設定はIC性能で決まります。しかし設計クロージャや高いDFMスコアの確保のためオーバー設計やガードバンティングを追加する必要があるたびに性能が低下してしまいます。
配置配線の段階で性能と製造性の両方を同時に最適化することで、機能的またはパラメトリック歩留まりを犠牲にすることなくガードバンティングを減らし、最高のIC性能を得ることができます。そしてメンター・グラフィックスのマルチスレッドとマルチコア・タイミング・カーネルは、8コア機の設計時間を最大で1/4にまで短縮できるため、物理レイアウト中に性能と製造性の両方を深く最適化したとしてもそれによって設計スケジュールが遅れることはありません。
市場競争を勝ち抜く
メンター・グラフィックスのOlympus-SoC ICインプリメンテーション・システムは、先端プロセスノード設計固有のばらつきを対処します。（拡大図を表示）
メンター・グラフィックスの配置配線ツールを使用すれば、最も複雑な設計に対してさえ設計クロージャを迅速化できます。
- ワンパス・タイミング解析
並列MCMMタイミングクロージャとは、ワンパスで全てのコーナー／モード・シナリオにわたり全てのメトリックを満たすことができることです。メンター・グラフィックスのばらつき考慮のサインオフ品質タイミング解析により、突発的な遅延サイクルが発生せず、コストや時間をかけずに繰り返し変更が可能になります。 - 検証の迅速化
メンター・グラフィックスのリソグラフィ、CAA、CMPモデリングおよび組込み式DRCを搭載したコレクト・バイ・コンストラクション・ルータで、物理検証中に修正するDFM違反が大幅に減少します。検証の迅速化で早期のテープアウトを実現し、製品をスケジュールどおりに発売できます。 - 高性能、高速プラットフォーム配置
配線フローのあらゆる段階はマルチスレッドで構成され、マルチコア、マルチCPUプラットフォーム上で線形スケーリングを行います。メンター・グラフィックスのタイミング・カーネルは、業界で初めて真のマルチコアサポートを提供します。メンター・グラフィックスのマルチコア・タイマは、8台のCPUを使用している場合に、設計クロージャ時間を最大で1/4にまで短縮できます。 - 迅速なプロトタイピングとチップ・アセンブリ
平面または階層型モードで1億超のゲートを持つプロセスを設計できます。Olympus SoCを使用すれば、ツールの容量制限のために設計を人工的にパーティションで区切ったり、チップ・アセンブリ中に精度の低いブロック・モデルを使用したりする必要がありません。
製造ばらつきのリソース
Calibre xACT 3Dによる高度なメモリセル・キャラクタライゼーション
技術文献：メモリ設計者は、高速データ転送と低電力消費の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。 技術文献を表示
Calibre YieldEnhancerのSmartFillテクノロジを使ったHead of the Class（アメリカの無料オンライン学習ツール）のU8500スマートフォン・プラットフォーム
技術文献：ST-Ericssonが次世代U8500チップの開発を開始したときから、設計と実装の課題に直面することに気づいていました。U8500開発は超過密スケジュールであっただけでなく、難しい設計パラメータを実現することが求められていました。 技術文献を表示[英語]