設計ルール・コンプライアンスの正確な測定

一番重要なのは、チップが機能しなければならないということです。設計ルールはチップが機能するように作成されましたが、テクノロジの複雑化とプロセス・ノードの小型化によって、より狭い間隔と複雑な機能が求められるようになります。しかし、これら2つの設計ゴールは必ずしも両立できません。すなわち、ナノメータ・ノードに取り組んでいる場合、一次元パラメータを使用した設計ルールを使用するだけでは、必要なすべてを測定することはできません。

メンター・グラフィックス独自のモデル式ベースの設計ルール・チェック（eqDRC）により、複雑な設計構造の多次元性を正確にキャプチャするために、多くの線形テーブル・ドリブン・ルール・セットをフレキシブルな数式を使用する設計ルールに置換することができます。eqDRCを使用することで、製造性を確保すると同時に3D機能を解析してエリアを最小化するインプリメンテーションを可能とする設計ルールを作成することができます。さらに、ルールが少ないためDRCのランタイムを高速化できます。

eqDRCを従来のDRCと結合すれば、DRCクリーンで製品とパフォーマンスが最適化されたナノメータ設計を確実に導入することができます。

またルール・ファイル・サイズと設計エリアが急増することなくファウンドリ推奨ルールを導入しようとしています。どのようにして設計エリアを制御して製造性を保つ一方で、設計のパフォーマンスを最適化できるでしょうか？信頼できる設計のトレードオフを作成するために、多次元同時変数の影響を正確に測定してルール違反に優先順位をつける方法が必要となります。

有意義かつ効率的な方法で推奨ルールを導入できるように、Calibre YieldAnalyzerはファウンドリからの製造モデルを組み込み、推奨ルール違反に自動で優先順位を付けます。

これら全ての機能を合わせることで、設計ルールと真の製造問題間のギャップが縮まり設計の信頼性と製造性の両方が改善します。

パラメトリック・パフォーマンスの最適化

設計目標を達成するのか、しないかでは収益と損失の違いがあります。形状を縮小することで機能サイズが縮小して線幅が細くなり、インターコネクトが長くなって、配線レイヤやアナログ・コンテンツが増えるために、パラメトリック・パフォーマンスが増大します。ブラック・ボックス化、仮定に基づくデバイス測定、ゲートレベル抽出の従来の方法は、高性能IC設計の精度要件を満たすのに十分ではありません。リソグラフィ・シミュレーションに組み合わされた実デバイス測定とトランジスタレベルの寄生抽出といった、小型ノードで重要となる効果を組み込んだ精密なトランジスタモデルが提供する収集が困難な詳細が必要になります。

Calibre LFDとCalibre nmLVSは共に、リソグラフィック・プロセス・ウィンドウと特定デバイスの正確なリソシミュレーションに基づいて詳細なデバイス・パラメータ。そして抽出したデバイス・パラメータをSPICEモデルに反映することによって、正確なタイミング・シミュレーションができます。Calibre LFDとnmLVS機能を組み合わせることで高精度SPICEシミュレーションのための完全な統合ソリューションを提供します。

Calibre xRCは、インターコネクト寄生を階層的に抽出する寄生抽出ツールです。このことよって、HSIMなどのフルチップ回路シミュレーション・ツールに入力されるバック・アノテートされたトランジスタレベルのネットリストがコンパクトになります。Calibre nmLVSと結合したCalibre xRCの抵抗と容量抽出エンジンは、寄生素子やデバイスを正確に測定、抽出、解析できます。Calibre xRCを使用することによって、レイアウト後の寄生効果を含めたシミュレーション結果が得られるため、禁止設計のマージンを削除することができます。

業界初となるプログラマブルERCツールのCalibre PERCによって、ネットリストとレイアウト・ファイルに含まれる情報に基づき自身がカスタマイズした電気的チェックを定義できます。Calibre PERCは、従来のレイアウト形状に基づくチェック範囲を超えて、特定デバイス、インターコネクト構造および電気特性を検証できるようになり、最高レベルのESD設計ルールのコンプライアンスが可能になります。Calibre PERCを使用して論理設計と関係がない電気的ルール違反を検出することもできます（例えば回路図やネットリスト上のESD保護素子漏れ）。Calibre PERCを使用して電気的ルール・チェックを、セル、ブロックおよびフルチップ検証向けの統合Calibreプラットフォームの一部として設計フローに挿入できます。

製造開始前のモデル実環境結果

レイアウト間隔が縮小されるにつれて、製造ばらつきの一因となるランダムおよびシステマティック問題の数量と程度が増します。パーティクル析出、リソグラフィ、CMP、抵抗安定およびエッチング・プロセス特性は、ナノメータ・ノードでの制御が難しくなる要因の一部にすぎません。設計上でこれらの効果の影響をシミュレーションする実環境製造モデル組込みツールにより、広範囲の設計限界を優先的に最小化して設計製造性を改善します。

Calibre LFDは特定のリソグラフィック・プロセス・ウィンドウ下でのレイアウトのプリントイメージをリソシミュレーションして、レイアウトを調整して印刷品質を向上させるための情報を提供します。設計が「LFDクリーン」であることは、先端プロセス・ノードに必要な高い製造品質に達したということになります。

Calibre LFDのDesign Variability Index評価により、レイアウト・オプションを比較して製造ばらつきに対して最も強固なレイアウトを判定できます。

Calibre YieldAnalyzerは、モデルベースのアルゴリズムを使用した、ランダムおよびシステマティックプロセスのばらつき解析を可能にします。これらのホットスポットを実用的かつ効率的な方法で減少させるために、Calibre YieldEnhancerはカバレッジを最大にしてランタイムを最小にするために最適化された自動レイアウト修正を可能にします。設計パフォーマンスを維持するために、Calibre YieldEnhancerは設計データベースに対するネット認識機能とバックアノテーションの両方も提供します。（拡大図を表示）

CMPによる厚みのばらつきはナノメータ設計に大きな影響を及ぼします。CalibreのDFMソリューションにより、レイアウト密度、勾配および程度の評価に基づきCMPプロセスをモデル化してレイアウトに自動でフィルを挿入できます。メンター・グラフィックスは、レイヤごと、もしくはレイアウト内の選択エリアに対してディッシング防止ブリッジ・データを視覚的に検討および調査できるようにするため、特定のファウンドリ情報に基づきCalibre CMPAnalyzerとYieldEnhancerの機能をＣＭＰモデルに統合しています。またフォーカス・データの深さを検討して潜在的なスキャンバンドの欠陥とホットスポットを特定することも可能です。メンター・グラフィックスは、シリコンの結果に密接に適合するデバイスとインターコネクト・パラメータを搭載した包括的な3D回路モデルを作成可能にするためCalibre抽出ツールをCalibre CMPAnalyzerに統合しました。これらの結果は極めて正確な回路シミュレーションへと橋渡しされます。

自信を持った将来の計画

ユーザは、モデルベースの情報を設計検証フローに加える重要性を理解してはいるものの、どのノードで作業していても情報が常に利用できることを望んでいます。また小規模ノードで成功するために重要な情報を最大限に統合するためのコミュニケーション・ツールも望んでいます。

 Calibreツールは、設計変更に対して効果的に優先順位を付けて導入するための具体的な指導とサポートを提供するための各事業目的に基づいた正確な実環境データを使用します。

メンター・グラフィックスは、使用するモデルが、高精度で最新のバージョンを使用して作業できるように全ての主要ファウンドリと連携しています。その結果、次のノードに移る準備ができている場合に検証ソフトウェアも同様に準備できているので問題なく作業に移れます。

さらにメンター・グラフィックスは全てのCalibreアプリケーションにわたり標準SVRFおよびTCLベースのルール環境を使用することで、全てのファウンドリとの互換性を確保すると同時に設計チームの特定および進行中のニーズを満たすための柔軟性を提供します。Calibre物理検証ソフトウェアが利用可能ならば、設計するノードまたは連携しているファウンドリに関係なく高品質結果を得られることができます。