歩留まり低下解析の改善

顧客が90nm技術ノードで1000万ゲート・グラフィック・プロセッサ・チップを製造中に、209個の欠損ICチップが存在する不良ウエハを確認しました。これらのICチップが製造テスト中に構造ロジック検査で不合格になりました。

この診断結果を解析することで、特定のオープン構造が予想外に歩留まりを減少させた原因として最も可能性が高いことが分かりました。

診断ドリブン歩留まり解析のプロセス・フロー（拡大図を表示）

1. 欠陥ログを大量に診断することで、全ての不良ICチップの論理的欠陥位置を確定。
2. 欠陥がある場合、設計レイアウト情報を使用して、内部接続がオープンになりそうなレイアウト・フィーチャーを抽出。
3. 主なオープン欠陥構造を特定するために診断結果とレイアウト・フィーチャーを解析。
4. 歩留まり低下の根本原因が、Layer2の単一ビア製造に関連するプロセス段階での異常の可能性が最も高いと判明。
5. 結論を立証するために、物理的欠陥解析を8つの不良ICチップで実行。
6. 問題を対処して歩留まりを改善させるために、製造段階のメタル・デポジション工程をクリーンアップ。

歩留まり向上

診断ドリブン歩留まり解析は、顧客の新しいSoC（system-on-a-chip）設計に対して歩留まりを10%向上させることに成功しました。

チェーン診断結果のレイアウト表示

1. 製作準備段階でロジック診断を20個のスキャン不良品に対して行い、その診断結果からスキャン・チェーン不良を1または0に固定されたシリコン内のハード破損場所を絞り込む。
2. 3つのデバイスを、疑わしいスキャン入力パスとスキャン・セルの診断報告と一緒に物理的欠陥解析へ提供。解析結果で欠陥を確認できず、原因はランダム問題によって発生した可能性あり。
3. しかし診断ドリブン歩留まり解析の結果、スキャン・チェーンではウエハの中心ではなく、エッジ部分に欠陥がある可能性が高いことが分かる。
4. スキャン・チェーンの不良部分の正確な不良箇所を切り離す。欠陥解析ではCuフィルが正しく処理されておらず、全てのメタル・レイヤでプロセス・ステップにおいて改善した。
5. スキャン・チェーンの欠陥を13%から3%へ削減し、歩留まりを10%向上。

システマチック欠陥を特定して歩留まり低下の隠れた原因を発見

下図で、左のウエハ・マップは、大量の不良ICチップの積層ウエハ・マップです。赤色、黄色、白色は、それぞれ高、中、低度の欠陥率を持つICチップの位置を示しています。このデータから判断すると、システマチック欠陥は見当たりません。ここから、設計者は、ランダムなパーティクルによる欠陥だと結論付けるかもしれません。

ノイズからの系統的問題の抽出。（拡大図を表示）

しかし、歩留まり解析が完了して、ある特定の欠陥構造が疑わしいことが分かれば、ここで、データ内の隠れたシステマチック欠陥を見つけることができます。

常に欠陥が発生しているエリアの傾向として、レチクルの左側の露出問題があります。ICチップ・レベルで診断ドリブン歩留まり解析を行わずにこの問題を特定することは困難だったでしょう。