複数の高機能なオペレーティング・モードを装備する、低消費電力で信頼性が非常に高いチップを作成できます。製造工程の限界に挑戦します。
最先端のICは、極わずかな製造ばらつきにますます影響を受けやすくなってきており、それが性能と歩留まりの両方に影響を及ぼします。ただ単にガードバンドを追加するのでは、ばらつきに対する効率的な対処法とは言えません。しかも、競争力が半減してしまいます。ばらつきの効率的な対処方法およびナノメータ分野の競争力を維持する方法を紹介します。
製造ばらつきの課題
メンター・グラフィックスには最も難しい課題に対する答えがあります。
製造ばらつきが機能的歩留まりとパラメトリック歩留まりの両方に影響を及ぼすメカニズムを理解すると、このような課題を確実に解決するカギとなります。これを実現するために以下を提供しております。
互換性があり、組み合わせて使用するツール・スイート
- メンター・グラフィックスは、セル・ライブラリ開発をはじめとする配置配線、物理検証、レイアウト最適化、マスク前処理、検査と欠陥解析までの、物理実装ライフサイクル全域にわたるツールを提供しています。
製造ばらつき問題全体に対処するソリューション
- ランダム・パーティクル欠陥
- 小規模デバイスおよび相互接続作用
- リソグラフィ転写上の歪み
- 化学機械研磨およびフィルム析出むらやエッチ速度による厚みのばらつき
高い精度を誇るモデルとアルゴリズム
- メンター・グラフィックスのソリューションは実際の生産データに合わせて調整されており、工程ばらつきの予測や設計問題箇所を正確に識別します。
- 高い精度を誇るメンター・グラフィックスのモデルを設計フローと組み合わせれば、設計に関するアクティビティや決断事項の優先順位を決定できるので、ビジネスにおいて優位に立つことができます。
メンター・グラフィックスのソリューションは、設計工程全体を通して豊富な情報に基づいた判断を行うために必要な回答の獲得を支援します。
メンター・グラフィックスのDesign-to-Siliconソリューション・フロー （拡大図を表示）
IC実装の重大課題に対処
動画: メンター・グラフィックス、Design-to-Silicon Division、General Manager、VPのJoe Sawickiが、IC実装プラットフォームの統合に向けた活動を報告します。 ビデオを表示[英語]
製造ばらつきの課題
設計
メンター・グラフィックスのばらつきとタイミングを考慮した自動配置配線システムは、多数のモードとコーナーで優れたパフォーマンスと高い歩留まりの両方を同時に実現する「コレクト・バイ・コンストラクション（構築しながら修正する）」のレイアウトを実現します。
製造
メンター・グラフィックスの迅速、正確、そしてコスト効率の高いマスク超解像とデータ準備フローは、65nm、45nm、32nm以下のプロセスで素早いマスク作成と高い製造性を実現します。
改善
ンター・グラフィックスのCalibreプラットフォームは、迅速、正確、そしてもっとも信頼される統合検証、抽出、DFMプラットフォームをライブラリセルとフルチップの両方の分野で提供しています。
安定化
メンター・グラフィックスの生産歩留まりソリューションは、診断ドリブンな歩留まり解析と高品質製造テストを結合して、歩留まり安定化を早めます。
製造ばらつきのリソース
Calibre xACT 3Dによる高度なメモリセル・キャラクタライゼーション
技術文献：メモリ設計者は、高速データ転送と低電力消費の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。 技術文献を表示
Calibre YieldEnhancerのSmartFillテクノロジを使ったHead of the Class（アメリカの無料オンライン学習ツール）のU8500スマートフォン・プラットフォーム
技術文献：ST-Ericssonが次世代U8500チップの開発を開始したときから、設計と実装の課題に直面することに気づいていました。U8500開発は超過密スケジュールであっただけでなく、難しい設計パラメータを実現することが求められていました。 技術文献を表示[英語]