Olympus-SoC配置配線

製造認識物理実装

Olympus-SoCは、超高精度な配置配線が要求される今日のナノメータ設計のための最新式の製造向け物理実装システムです。特許を取得したマルチCPUとMCMMタイミング・カーネルを基盤に構築されたOlympus SoCは、タイミング、パワー、エリア、シグナル・インテグリティ、リソグラフィなどの設計に重要なメトリクスの同時解析を、すべてのコーナー/モード・シナリオに対して行うことができます。

システマチックばらつきをフルに考慮し、Olympus-SoCには強力なDFM機能がシームレス統合されています。クロージャ基準(DRC/DFM、タイミング、パワー、シグナル・インテグリティ、性能、エリアなど)に対するばらつき認識MCMM最適化、リソ・ドリブン配線、同時共同最適化などの機能によって、レイアウトの高い製造実現性を確保します。

Olympus-SoCの高度ソフトウェア・アーキテクチャは生来的にスケーラブルで、タイミング情報を極めて効率的にグラフで描写でき、非常に簡潔なメモリ・フットプリントを搭載しています。

Olympus-SoC機能のすべては、マルチコーナー/マルチモードのタイミング・カーネルを基盤に構築されています。

DFM機能がOlympus-SoC 45 nm対応ルータに構築されたため、ダブルビア挿入、セル・スワップ、配線幅の幅広化、配線間隔の拡張など、今までは後処理段階で実行しなければならなかったタスクを配線の最適化中に自動的に行い、「correct-by-construction」による実装を可能にします。 

Olympus-SoCの機能:

  • IC性能の向上
    ファブのばらつきモデルを他のライブラリと制約条件に組み込んで、任意の数のMCMMシナリオ全域に同時最適化を行います。
  • 歩留まり向上
    「correct-by-construction」とリソ・ドリブン配線によって、実装中にタイミングを背景とした製造可能性に対処します。
  • クロージャの速度向上
    すべてのコーナー/モード・シナリオのすべのクロージャ基準に同時に共同で最適化を行うことにより、設計修正の繰り返しを徹底的に減少させます。インクリメンタル抽出とマルチスレッド/マルチCPUエンジンで設計時間が短縮されます。
  • 臨機応変な設計フロー、簡単なツール選択
    業界標準のすべての形式に対応し、フルTclスクリプト・インタフェースとフレキシブルAPIを搭載した、物理設計ソリューションで設計フローを簡素化します。Olympus-SoCは簡単に既存のメソドロジと接続できます。DRC/DFM機能はフローの中に構築され、ユーザにとって透過的になっているといえます。

Olympus-SoCフローはMCMMタイミング・コアに基づいており、タイミング解析や最適化を含むフローのどの段階でもパラレル実行できるフル・マルチスレッドです。(クリックして図を拡大)

Olympus-SoC

高度マルチコーナー、マルチモード、(MCMM)技術、リソグラフィ・ドリブン配線 Olympus-SoCの詳細を表示

製造ばらつきの課題

設計

メンター・グラフィックスのばらつきとタイミングを考慮した自動配置配線システムは、多数のモードとコーナーで優れたパフォーマンスと高い歩留まりの両方を同時に実現する「コレクト・バイ・コンストラクション(構築しながら修正する)」のレイアウトを実現します。

製造

メンター・グラフィックスの迅速、正確、そしてコスト効率の高いマスク超解像とデータ準備フローは、65nm、45nm、32nm以下のプロセスで素早いマスク作成と高い製造性を実現します。

改善

ンター・グラフィックスのCalibreプラットフォームは、迅速、正確、そしてもっとも信頼される統合検証、抽出、DFMプラットフォームをライブラリセルとフルチップの両方の分野で提供しています。

安定化

メンター・グラフィックスの生産歩留まりソリューションは、診断ドリブンな歩留まり解析と高品質製造テストを結合して、歩留まり安定化を早めます。

製造ばらつきのリソース

Calibre xACT 3Dによる高度なメモリセル・キャラクタライゼーション

技術文献:メモリ設計者は、高速データ転送と低電力消費の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。 技術文献を表示

Calibre YieldEnhancerのSmartFillテクノロジを使ったHead of the Class(アメリカの無料オンライン学習ツール)のU8500スマートフォン・プラットフォーム

技術文献:ST-Ericssonが次世代U8500チップの開発を開始したときから、設計と実装の課題に直面することに気づいていました。U8500開発は超過密スケジュールであっただけでなく、難しい設計パラメータを実現することが求められていました。 技術文献を表示[英語]