シリコンテストおよび歩留まり解析
診断ドリブン歩留まり解析 — 迅速な根本原因追及および歩留まりを向上
最先端技術を駆使した65 nm以下ノードでのIC開発において、小規模な製造ばらつきによる影響が増えてきています。設計特有のフィーチャーに弱い新しい欠陥メカニズムが増加の一途をたどっています。システマチック歩留まり問題によって、プロセスとレイアウトのフィーチャー相互間に関わる複雑なばらつき問題に気づかないことがあります。歩留まりの解析方法が進化しなければ、量産化の時期は遅れ、最終歩留まりは二流で、製品の品質は良くなく、その結果、製品の利益性が脅かされます。
診断ドリブン歩留まり解析のメソドロジでは、生産テスト結果、ボリューム・スキャン診断、統計的解析を活用し、物理的欠陥解析が実行される前に、歩留まりロスの原因を特定します。これによって、根本原因のサイクル時間が75～90％短縮できます。
メンター・グラフィックスの診断ドリブン歩留まり解析ソリューションでは、Tessent Diagnosisの自動診断機能を、Tessent YieldInsightが提供する高度統計解析およびデータ・マイニングと組み合わせました。製造テスト結果と設計データを活用するこのソリューションがあれば、IC製造企業は歩留まりロスの推定原因を特定できます。歩留まりロスの根本原因特定時間を著しく短縮でき、普段気づかないような歩留まり制限要素を特定できます。
Tessent YieldInsight
メンター・グラフィックスのTessent YieldInsightは、診断データに統計的解析を実行し、欠陥解析の前に、システマチック歩留まり制限要素を特定して隔離します。これにより、費用のかかる物理的ローカリゼーションが不要になり、高い歩留まりの根本原因を特定するのに要する時間を短縮できます。 製品の概要を表示
Tessent YieldInsight - 診断ドリブンの歩留まり解析
(PDF, 1mb) 歩留まり解析テストを活用
65 nm以下の技術ノードで高い歩留まりをランピングおよび保持することは困難です。物理プロセスの繰り返しや設計特性は非常に微妙で識別するのが困難です。 データシートを表示
Tessent DiagnosisおよびTessent YieldInsightで歩留まりを理解
技術概要: 歩留まりロスの根本原因の特定を従来の方法で行うと何週間、何か月かかることがあります。Tessent歩留まり解析ソリューションはこの時間を著しく短縮してくれます。 技術概要を表示[英語]
診断ドリブン歩留まり解析で原因をより早期に特定
技術文献: Tessent DiagnosisおよびTessent YieldInsightソフトウェア製品を活用した診断ドリブン歩留まり解析フロー実装の利点を説明します。 技術文献を表示
その他の製品
製造ばらつきの課題
設計
メンター・グラフィックスのばらつきとタイミングを考慮した自動配置配線システムは、多数のモードとコーナーで優れたパフォーマンスと高い歩留まりの両方を同時に実現する「コレクト・バイ・コンストラクション（構築しながら修正する）」のレイアウトを実現します。
製造
メンター・グラフィックスの迅速、正確、そしてコスト効率の高いマスク超解像とデータ準備フローは、65nm、45nm、32nm以下のプロセスで素早いマスク作成と高い製造性を実現します。
改善
ンター・グラフィックスのCalibreプラットフォームは、迅速、正確、そしてもっとも信頼される統合検証、抽出、DFMプラットフォームをライブラリセルとフルチップの両方の分野で提供しています。
安定化
メンター・グラフィックスの生産歩留まりソリューションは、診断ドリブンな歩留まり解析と高品質製造テストを結合して、歩留まり安定化を早めます。
製造ばらつきのリソース
Calibre xACT 3Dによる高度なメモリセル・キャラクタライゼーション
技術文献：メモリ設計者は、高速データ転送と低電力消費の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。 技術文献を表示
Calibre YieldEnhancerのSmartFillテクノロジを使ったHead of the Class（アメリカの無料オンライン学習ツール）のU8500スマートフォン・プラットフォーム
技術文献：ST-Ericssonが次世代U8500チップの開発を開始したときから、設計と実装の課題に直面することに気づいていました。U8500開発は超過密スケジュールであっただけでなく、難しい設計パラメータを実現することが求められていました。 技術文献を表示[英語]