設計ルール対応範囲の拡張

従来の物理検証は、簡単な1次元設計ルールチェックに頼り、製造中に欠陥が発生しそうなレイアウト・フィーチャーの問題点を特定します。最先端ノードでの製造ばらつきが増加し、多彩で複雑な設計が製造に与える影響が大きくなったために、設計ルールチェックの数と複雑性が劇的に増加しています。多変数や2D/3Dの効果が定義不可能であるものの、大規模な測定条件テーブルを基にしたコーディングを必要とする従来のDRC方式で実装することが極めて困難な必須チェックもあります。設計者はよくこの制限に対して、精度を犠牲にしてもチェックの分割幅を細かくすることで対応を試みます。

eqDRC（Equation-Based DRC）として知られる新技術が開発され、新しい設計／プロセス相互のホスト全体にユーザ拡張性と従来のDRCと同様のランタイムを実現することにより、従来のDRCと特殊DFMプロセス・シミュレータ間のギャップを橋渡しできるようになりました。Calibre nmDRCの一部である既存のDRCが拡張されたeqDRCでは、クラスタ化多次元設計特性測定を柔軟な数式を用いて定義することで、物理モデリング・ツールがカスタマイズ可能となり、以前は従来の設計ルールで検証できなかった複雑な問題の解析を行うことができます。

eqDRCは全設計フローで多くのグループに幅の広い価値を提供します：

• 設計特性に適用された過度な制約量を減少させることによって、セル／設計のマージンを減少します。さらに、従来の設計ルールチェックと実際の製造問題とのギャップをなくすことにより、製造歩留まりが向上します。
• 高度なチェックのコーディングを簡素化し、ルール・デックサイズを小さくします。
• エンジニアのデバッグ生産性を高め、チェックするルール数を減少させることによってデバッグ時間を短縮します。モデル式を「逆」にして、特定の変数を解決して歩留まりに対する影響を判断できるため、特定の量で特定の変数（ポリゴンなど）を変更して歩留まり問題を解決、減少する方法を、高い正確率で理解できます。
• 潜在する製造問題を正確に記述するモデル式を活用できます。また、DRMの趣旨からの「エスケープ」を減少させます。ファウンドリは、実際のプロセスばらつきの数値をマルチ・ディメンショナル寸法設計ばらつきとして表すことができ、以前は不可能だった方法で潜在的問題に優先順位をつけ、ハイライト表示します。この継続的なマルチ・ディメンショナル機能（モデル式）によって、条件テーブルの必要性が完全に省かれます。結果として、チェックで特定されやすくなり、デバッグも簡単になり、さらに精度が高くなる可能性が持てます。新しいプロセスまたは設計の要件が特定されれば、ファウンドリと設計者の両方は、目標の歩留まりや性能を維持するために、新しいモデル式を作成するか、既存のモデル式を修正できます。

eqDRCを従来のDRCと併用すれば、1次元設計ルール単独ではふさわしくない設計チェックを実行できます。このチェックの中にはDFM主導に関連するものもありますが、ほかのチェックは顧客特有のプロセスか設計目的に独特なものもあります。eqDRCは、顧客が要求する製造プロセス歩留まりの増加、低リークなど特有の性能確保を可能にする、新しい物理設計チェック導入の正攻法です。 また、eqDRCは、これらの付加的機能を、DRCデックの作成、維持の難度やオーバーヘッドを大きくすることがなく、DRCランタイムの性能ペナルティもありません。

高度デバイス・パラメータ抽出

45 nm以下では、この小さなノードで有効なトランジスタ・モデルが使用可能となる、企業の自社リソグラフィ・フローに統合された高度システマチック・デバイス抽出フローが必要とされます。Calibre nmLVSは、非常に小さなジオメトリにおけるリソグラフィ・プロセス・ウィンドウや特定デバイスとの相互作用の精密なシミュレーションに基づいた詳細デバイス・パラメータを提供します。Calibre LFD（リソ・フレンドリ設計）と並行して、Calibre nmLVS ADP（Advanced Device Parameter）機能によって、クリティカル・デバイス寸法をLFDモデルコンター形状から抽出することができ、対等に効果的なデバイス寸法のセットを決定します。そして、実際の現況デバイス形状が反映された結果として生じるデバイス・パラメータをSPICEモデルにセットし、実際のデバイス動作状態の正確なタイミング・シミュレーションを実現できます。描画されたパラメータについて、Calibre nmLVSコンポーネントは最新の業界標準モデルに準拠しており、高度なストレス効果処理のためのファウンドリ特有モデルを含有しています。Calibre LFDおよびnmLVS機能を組み合わせれば完全な統合ソリューションとなり、実際のシリコン性能をさらに良く反映して、より精密な結果が生まれ、SPICEシミュレーションが改善されます。

シグナル・インテグリティおよびタイミング・クロージャの改善

ナノメータ設計においてジオメトリの縮小による、シグナル・インテグリティおよびタイミング・クロージャに関わる重大な問題が明らかになりました。今日の高度なアナログ／ミックスシグナル（AMS）設計における成功を深く脅かすような深刻な課題に直面しています。この課題は、フィーチャー寸法の縮小、より微細なライン幅、より長い相互接続、配線レイヤの増加、アナログ・コンテンツの増加など、ナノメータのスケール設計で発生する集結的要因に由来します。従来のブラックボックス化、推定デバイス測定、ゲートレベル抽出方法では、高度なIC設計のシミュレーションの精度要件を満たすには不十分です。これは、実際のデバイス測定およびトランジスタレベル寄生抽出、そして設計全体の特徴を介した厳格な情報を必要とするタスクです。

Calibre xRCは、包括的で精密なポストレイアウト解析とシミュレーションのための正確な寄生データを抽出します。 インターコネクト寄生素子の階層抽出が可能で、HSIMなどのフルチップ回路シミュレーション・ツールでバック・アノテーションしたシミュレーションができる、コンパクトで階層的なトランジスタレベルの寄生データを生成します。シミュレーション中に階層ストレージと回路階層とアイソモーフィズムを活用すれば、Calibre xRCおよびHSIMによって、詳細なSPICEレベルの精度を実現しながら、超大規模回路の性能を飛躍的に向上させます。

ナノメータの影響でチップ全体が不良となる可能性があり、満足できる歩留まりを確保するためには、ポストレイアウト・シミュレーションと解析でその影響を正確に表すことが必須です。Calibre LVSと統合したCalibre xRCの新しい抵抗エンジンと容量エンジンはBSIM4.0シミュレーション・モデルのバウンダリを完全に理解しており、できるだけ小さなネットリストを使用して、正確なジオメトリを保ちながらこの新しい寄生素子を正確に測定、抽出、解析し、したがって性能、キャパシティ、歩留まりの保持に一役買います。

Calibre xRCの抵抗エンジンは、EM解析の正確な幅とレジスタの場所などに正確なフラクチャリングを行います。また、インダクタンス抽出とデバイスピン・ハンドリング向上実現技術を提供し、ゲート領域抽出に対するゲートピン配置とユーザ・コントロールが向上します。加えて、アルゴリズムは階層的かつ効率的であり、性能とキャパシティを保持しながら確実に高い精度を実現します。

Calibre xRCの容量エンジンはフィールド・ソルバとシリコン・データに密接な相互関係を持たせ、総合的な最終精度が大きくに向上します。その上、ビア、コンタクト、Poly-to-Contactエリア用の特別モデルを内蔵し、これらの大きな弱みである大きくて捉え難い容量影響に対処しています。ポストレイアウト・シミュレーション結果の信頼性が増すために、設計マージンを削減できます。

カスタマイズ可能な電気的ルールチェック

ESD（静電破壊）、高度な電気的ルールチェック、マルチパワー・ドメインは、標準の検証ツールではチェックが難しい複雑なジオメトリ／電気的検証要件において非常にたくさんある課題のうちのトップの課題です。メンター・グラフィックスではCalibre PERCを開発し、特にこの課題のほかに回路／電気的検証プロセス中に発生する信頼性課題にも対処しています。

Calibre PERCは業界初のプログラミング可能なERCツールであり、顧客は独自にカスタマイズしたチェックを、ネットリストやレイアウト・ファイルに含まれる情報に基づいて定義することができます。Calibre PERCの不可欠な使い方の1つは電気回路の完全度の検証であり、製造で破壊的なデバイス欠陥を引き起したり、出荷や組み立て中にデバイスに損傷を招いたり、現場でデバイス寿命を短くしたりする可能性を持つESD（静電破壊）からデバイスを保護するために必要な検証です。従来のレイアウト・ジオメトリベース・チェックを超越し、特定のデバイス、インターコネクト構造、電気的特徴の検証を可能にするため、最高レベルのESD設計ルール・コンプライアンスを保証しています。回路図またはネットリスト上のESD保護脱落など、論理設計から独立した電気的ルール違反の探知に使用できます。

Calibre nmLVSと組み合わせて使用可能で、従来のツールでは迅速に特定することができなかった設計エラー、 誤ったシグナル・パス、そのほかの軽い接続エラーを発見します。2つ以上のルールチェックを、ファウンドリの標準ルールか独自カスタム・ルールを使用して、個別または一緒に実行できます。Calibre PERCを統合Calibreプラットフォームの一部として活用すれば、電気的ルールチェックを、セル、ブロック、フルチップ検証の設計フローに簡単に挿入することができます。標準SVRFおよびTCLベースのルール環境をすべてのアプリケーションを通して用いれば、ファウンドリすべてと互換性を保ちながら、顧客の設計チーム特有の変化に富むニーズに応える柔軟性を持つことができます。