テクニカル・リーダーシップ
最先端プロセスノードへの挑戦
メンター・グラフィックスが提供するばらつき管理のためのDesign-to-Siliconソリューションは、特に先端プロセスノードで提起される問題に注力して開発に取り組んだ独自のテクノロジが組み込まれています。ばらつきには特効薬もシングルポイントソリューションもありません。解決には、ICインプリメンテーション・フローのすべての段階ごとに技術革新が必要です。
デジタルIC物理設計（配置配線）
- マルチコーナー・マルチモード
Olympus-SoCシステムは、真のマルチコーナー・マルチモード（MCMM）解析と物理設計フロー全体の最適化が可能な配置配線の最先端技術です。複数のタイミング・グラフを１つに表示保存するメソッドは特許を取得しており、MCMM機能をすべての配置配線エンジンとAPIで使用できます。 - DFMを考慮した配線
Olympus-SoCは、高速でインクリメンタルなマルチスレッドDRCとリソグラフィ工程チェックエンジンを使って、リソフレンドリーで製造ばらつきの影響を受けにくい高品質で堅牢なレイアウトを作成します。MCMMとの組み合わせにより、Olympus-SoCは、時間を多く消費する設計の繰り返しを回避して、製造可能なレイアウトを作成します。
特許取得済みのタイミンググラフテクノロジは、配置配線のあらゆる側面に影響を与える本当の意味でのマルチコーナー・マルチモード最適化を可能にします。例えば、Olympus-SoCは、すべてのモデルとコーナー、それらに関連するタイミングウィンドウを考慮してシグナル・インテグリティ解析を実行します。（クリックして拡大）
- 100Mゲート規模以上のキャパシティ
柔軟なOlympus-SoCアーキテクチャと超コンパクトなデータベースは、新しいばらつき関連モデル、幅広い設計スタイル、そして100Mゲート規模以上のフルチップ設計最適化に対応しています。 - 超細粒度並列処理
Olympus-SoCは、タイミング、シグナル・インテグリティ、パワー、領域、そしてDFM解析タスクの超細粒度並列処理を提供する唯一の配置配線システムであり、16-32CPUコアを持つマルチコアプロセッサでの効率的なスケーリングと、設計クローズまでの時間を最小限に削減します。
物理検証とDFM
- 業界をリードする性能
Calibreナノメータ・プラットフォームは、優れた性能、精度、信頼性を誇る業界トップの物理検証およびDFMプラットフォームです。強力な階層ジオメトリ・エンジンとデータベースをClalibreツールスイート心臓部に配置し、テープアウトからマスク製造までのすべての工程に共通の土台を提供します。Calibre MT、Calibre MTflex、Hyperscalingのコンピューティング技術により、フロー全体の性能向上とTAT短縮を実現します。 - 生産性の高いワークフロー
メンター・グラフィックスの画期的な並行設計ルールチェックとデバッグ環境は、ルール違反のスピーディな検出、解析、修正を実現します。 - Equation-based DRC
業界をリードするeqDRC（Equation-based DRC）テクノロジにより、複合的で多次元構造の正確な測定や多変数関数形式によるチェックを行うことができます。設計を過度に制約する必要がなくなり、複雑なチェック性能を改善し、設計ルールの作成・維持がより簡単になります。 - PERC（Programmable Electrical Rule Checking;プログラマブル電気的ルールチェック）
PERCにより、ESDコンプライアンス準拠など信頼性の高い自動チェックを行えるようになります。また、ミックスシグナルやその他の複雑な設計スタイルに対して独自の設計ガイドラインを適用させることもできます。
GDSII-to-Maskテクノロジ
- 統合されたプラットフォーム
リソ・フレンドリー設計、OPCレシピ検証、プロセスウィンドウ解析および検証、そしてマスクサインオフに対応する単一プラットフォームであり、リソシミュレーションモデルです。 - 130nm以後のリーダー
CalibreのTapeout-to-Maskソリューションは、130nmプロセスノード以降の業界のリーダーです。32nmおよび22nmノードのテクノロジはすでに開発段階にあり、製造歩留まりを安定化させる頃には、商用として実績あるテクノロジとなっているでしょう。Calibre、OPCソフトウェアは、SPARSEシミュレーションとDENSEシミュレーションの両方に対応しているため、マスク・レイヤごとにニーズに合わせて構成を選択できます。
万能なCalibre プラットフォームは、共通エンジン、シミュレーションモデル、言語制御の画期的なコンビネーションで、柔軟性の高いインタフェースにより個別のフローニーズに無限に適応できます。（クリックして拡大）
- マスクプロセス補正
メンター・グラフィックスでは、45nm以下のマスクライター描画に対応するための独自のマスクプロセス修正ソフトウェアも提供しています。 - 性能とコスト効率
メンター・グラフィックスのソフトウェアは、Cell Bandwidth Engine (Cell/B.E.)マルチコアプロセッサなど高度に並列化されたCPUを最大限活用できるように設計されており、TATを劇的に改善しながらコスト、電力消費を削減します。Calibreは、特殊または汎用のCPUを混在させても、それを最大限に生かして自動的にタスク分散を管理してワークフローを最適化します。
シリコンテストと歩留まり解析
- 組込み圧縮を使った高品質テスト
Tessent TestKompressは、Embedded Deterministic Test(EDT)を用いてコストを最小限に抑えながら最高品質のテストを実現します。TestKompressは、国際半導体技術ロードマップが指定するIC産業のスキャンテスト規格に準拠した唯一のATPG(自動テストパターン生成）ツールです。メンター・グラフィックスの特許取得のEDTテクノロジは、マイクロプロセッサから自動車エレクトロニクスまで設計タイプに関係なく一貫性があり、エラーを見逃すこともありません。柔軟な構成設定により、どのような設計フローでもTestKompressを使って効率的に作業可能です。 - パワフルで、自動化されたレイアウト対応の診断が歩留まり解析を改善
Tessent Diagnosisツールは、正確で高解像度のテストエラー診断を行い、エラーの原因として最も可能性のあるメカニズム、ロジック位置、物理的な箇所を特定します。
製造ばらつきの課題
設計
メンター・グラフィックスのばらつきとタイミングを考慮した自動配置配線システムは、多数のモードとコーナーで優れたパフォーマンスと高い歩留まりの両方を同時に実現する「コレクト・バイ・コンストラクション（構築しながら修正する）」のレイアウトを実現します。
製造
メンター・グラフィックスの迅速、正確、そしてコスト効率の高いマスク超解像とデータ準備フローは、65nm、45nm、32nm以下のプロセスで素早いマスク作成と高い製造性を実現します。
改善
ンター・グラフィックスのCalibreプラットフォームは、迅速、正確、そしてもっとも信頼される統合検証、抽出、DFMプラットフォームをライブラリセルとフルチップの両方の分野で提供しています。
安定化
メンター・グラフィックスの生産歩留まりソリューションは、診断ドリブンな歩留まり解析と高品質製造テストを結合して、歩留まり安定化を早めます。
製造ばらつきのリソース
Calibre xACT 3Dによる高度なメモリセル・キャラクタライゼーション
技術文献：メモリ設計者は、高速データ転送と低電力消費の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。 技術文献を表示
Calibre YieldEnhancerのSmartFillテクノロジを使ったHead of the Class（アメリカの無料オンライン学習ツール）のU8500スマートフォン・プラットフォーム
技術文献：ST-Ericssonが次世代U8500チップの開発を開始したときから、設計と実装の課題に直面することに気づいていました。U8500開発は超過密スケジュールであっただけでなく、難しい設計パラメータを実現することが求められていました。 技術文献を表示[英語]