メンター・グラフィックスは、EDAのテクノロジ・リーダーとして様々な最先端技術 情報を定期的に発信しています。季刊誌として年に4回発行される広報誌News and Viewsは、日常の業務に実践的に役立つ導入事例や技術文献を中心に、様々な技術情報やトピックスを取り上げています。
Autumn
[FEATURE-1] FPGA Design
- 最前線FPGA設計に必要とされるパフォーマンスと生産性の改善
- FPGAアーキテクチャの複雑化が進むにつれ、設計プロセスもより難しくなってきています。設計者が現在取り組まねばならな いFPGA設計では、高速シリアル通信、DSP機能、大規模メモリなど、多数の様々なブロックが単一のデバイスに組み込れていま す。このような機能の拡大は、タイミング収束達成の困難を招き、合成、シミュレーション、配置配線の処理時間 も長くなります。設計の繰り返しには必ず代償が伴い、プロジェクトの遅延と開発コストの増大につながります。
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[FEATURE-2] Analog/Mixed Signal Design
- 先端LSI設計における信頼性のシミュレーション
- コンシューマ向けエレクトロニクス機器メーカーが直面する課題の一つに、LSI回路が製品の耐用期間を通じて正しく動作するかどうかの問題があります。近年、CMOS技術はディープ サブミクロン領域に入り、新たな信頼性上の課題が生じています。NBTI（負バイアス温度不安定性）はナノスケールのPMOSトランジスタにおいて、信頼性に対する主要な懸念点です。さらに、ナノスケールのNMOSトランジスタにおいてはHCI（ホットキャリア注入）が主要な信頼性上の問題となっています。本稿では、弊社がトランジスタの劣化に対する一連の予測モデル、ならびにHCIやNBTIを含む代表的なシリコン固有の損耗メカニズムに対応した故障等価回路モデルを開発した手法について解説します。これらの課題に対し、新しいSPICE信頼性シミュレーション手法を提案し、その実験結果の一部をここに紹介します。
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Summer
[NEWS]
- 社長就任のご挨拶
- 拝啓
初夏の候益々ご隆昌のこととお喜び申し上げます。平素は格別のご高配を賜り、厚く御礼を申し上げます。
さて、私こと、ショーン・マーフィーは、この度、メンター・グラフィックス・ジャパン株式会社の最高責任者に就任することとなりました。ここに謹んでご報告申し上げます。
社業の発展に一致和協し、全力を傾注して皆様のご支援ご期待に添いますよう渾身の努力をいたす決意でございます。今後とも格段のご支援ご鞭撻を賜りますよう謹んでお願い申し上げます。
敬具
メンター・グラフィックス・ジャパン株式会社
プレジデント ショーン・マーフィー
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[FEATURE] PCB Design
- フレックスリジッド技術によるPCB製造: 剛性と柔軟性の両立
- フレックスリジッドPCB技術は進化を続けており、基板メーカーは技術の限界を拡張しています。今回の特集はこのフレックスリジッドの、概要、利点と問題点、将来性など様々な視点から考察します。
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Spring
[FEATURE] Verification
- ハードウェア支援による業界で最も包括的なシステムの誕生: Veloce検証ソリューション
- 今日のコンピューティング、マルチメディア、ネットワーキング及びワイヤレス・アプリケーションの要件を満たすべく設計されたVeloce検証ソリューションは、複雑なエレクトロニクス設計およびシステム設計を短時間で検証し、初回でシリコンを成功させるための最先端ソリューションを必要とする SoC／ASIC設計者にとって欠かせないツールとなるでしょう。Veloceは画期的なカスタム・エミュレーション技術と、SoCベースのアーキテクチャ、高度なコンパイラ技術、効果的なデバッグを組み合わせることで業界をリードする高い生産性を提供します。今回はこのVeloce検証ソリューションについて、エレクトロニクス情報専門誌「EE Times」（米国版）に掲載された記事をご紹介します。
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[FEATURE] Verification
- 検証プロセス成功の鍵: カバレッジ戦略
- 検証は複数レベルの抽象度や設計階層、プロジェクトの進捗、そして複数のツールやプロセスに渡ります。この複雑なプロセスのクオリティーや完全性を決定するには、カバレッジ指標を用いることが成功の秘訣となります。カバレッジの測定および解析もまた複数次元の問題であり、複数の異なるツールから生成されるデータに対する複数のビューを管理し、マージする技術についてのスキルが、成功への鍵となります。融合されたカバレッジに対するベストのアプローチを推奨するために、ここではカバレッジデータ管理についての問題点や考え方について述べます。
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Winter
[FEATURE] Design to Silicon
- ポストOPC検証による歩留まり損失リスクの最小化
- ムーアの法則を維持するため継続的な努力の基で、我々は非常に低いk1 factorの問題に直面しています。それはOPCに不向きなデザインやリソグラフィへの感受性（センシティビティ）の増加、マスクルール制約、最適でないエッジ分割やサイト配置によるOPC設定ファイルのエラー、OPCアプリケーション適用時の収束性の悪化を招いています。
プロセスの感受性がますます高まり、歩留まり低下への脆弱性が高まる中、歩留まり損失によるコストはレチクル・コストの増大、研究開発期間の長期化、リソグラフィ・ツール関連コストの拡大、そして何よりも製品の市場投入が遅れることによる利益の損失等の形で増大します。これを背景に、リソグラフィ・プロセスを正確にシミュレートし、レイアウトに存在する欠陥や弱点を検出することによりシリコン上で製造を開始する前に問題を解決する、あるいはウエハ製造プロセスにおいてインラインで監視し、検知するためのバーチャル・マニュファクチャリング・ツールに対するニーズが高まっています。今回は、重大なリソグラフィ欠陥や歩留まり阻害要素を解決し、前述のような半導体製造工程の脆弱性からの損害を最小限にするための、量産製造環境向け検証フローの概要についてご説明します。
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[Succeess Story]
- Sun Microsystems、メンター・グラフィックスの0-Inテクノロジを3百万ゲート規模の設計に利用
- Sun Microsystems社では、大規模かつ複雑なハイエンド・サーバー向けASIC設計をメンター・グラフィックスの0-Inツールを用いて検証しました。今回のサクセス・ストーリーは、その成果を設計検証担当マネージャである Paul Gingras氏の談話を中心にご紹介いたします。
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