メンター・グラフィックスは、製造サインオフの高度な要求に対するソリューションとしてCalibre InRouteを提供しています。 Calibre InRouteは、製造サインオフのための業界におけるゴールデン・プラットフォームであるCalibreと、先端ノードICの物理設計のためのOlympus-SoC架け橋となる、対話型設計と製造クロージャ用プラットフォームです。

Calibre InRouteを使用してOlympus-SoC環境内からCalibreの各種機能を直接実行することにより、DRC/DFM*に関する各種問題の自動修正とインテリジェントな回避など、真のサインオフ解析が物理設計プロセスにおいて可能になりました。

メソドロジの標準化をめぐる経緯

標準化団体であるAccelleraの技術小委員会の1つ、VIP-TSC （Verification IP Technical Sub Committee）は、もともとOVMとVMMという2つの検証メソドロジにおいて、検証IP資源を流通させることを目的として発足しました。異なるメソドロジ間の同期や通信のためのインターオペラビリティ・ライブラリを提供し、相互運用を可能としてきました。そして2009年12月、UVM - Universal Verification Methodologyと名付けられた、検証メソドロジを構成する基本クラスライブラリを開発することが可決されました。この中には、UVMの開発にあたり、VMMではなくOVMをベースにするという決定も含まれています。

当初は2010年3月にUVM 1.0をリリースする予定でしたが、実際にはユーザからのフィードバックを求めるためのUVM EA（Early Adopter）キットが2010年5月にリリースされました。このキットはAccelleraとしての正式リリースではなく、あくまでもフィードバックを求めるためのものです。このキットの開発において技術小委員会が行った作業は、

1.OVM 2.1.1キットをベースにスクリプトを実行し、「ovm」を「uvm」に、そして「tlm」を「uvm_tlm」に変更したこと
2.コールバックとオブジェクション機構を改善し機能を追加したこと
3.メッセージ・キャッチングと呼ばれるメッセージ処理や印字を制御するコールバックを追加したこと

以上の3点です。

新規ツール導入時に、操作方法やお客様独自の設計環境で課題に直面することはありませんか？

メンター・グラフィックスでは、設計環境の早期立ち上げから製品の様々な活用法まで、様々なトレーニング・コースをご用意してお客様のニーズにお応えしています。トレーニングはメンター･グラフィックス社内のトレーニング・ルームで開催しておりますが、オンサイトやLive Onlineなども併せ幅広く実施しています。経験豊かなインストラクターの実践的な指導で学習内容の定着度を高め、業務での生産性向上につなげます。

近年の回路規模増大に対して回路設計工程改善の必要性が重要視されていますが、アナログセルに対する回路リユース率が上がらない問題や検証条件の複雑化などにより十分な検証カバレッジを満たすことができないなど、従来の回路設計フローでは解決困難な課題が存在します。そこで、メンター・グラフィックスでは、最新のシミュレーション環境を支援する検証ツールとしてICanalyst(TM)をリリースしています。 ICanalystは、2つの設計工程を支援する機能を有しています。アナデジ混在SoCのトップレベル検証として各セルレベルの抽象度を制御し、複数のコンフィギュレーションによるシミュレーションが可能な「ICanalyst CB」、Unit Verificationとしてセル・キャラクタライズを可能にし、昨今の微細化されたプロセス・ノードに伴う増大したPVTコーナー条件や統計解析結果を管理、スムーズなキャラクタライズ環境を実現した「ICanalyst CC」があります。

今回は、後者の「ICanalyst CC」について、最新機能も交えた、より高度な検証環境をご紹介します。