電気的ルールチェック - 深刻化するIC設計課題 -

電気的ルールチェック（ERC）は、回路図とレイアウトの両方で、様々な“電気的デザインルール”に対する設計の堅牢性を検証する方法です。これらのルールは、しばしばプロジェクト固有のものであり、以前の設計から得られた知識に基づいて、または発生する可能性のある故障を念頭に置いて開発されます。これらのルールに準拠できない場合、歩留まりの低下を招く箇所が検出されないまま顧客の手に渡たったり、時間が経ってから使用中に故障が発生するなどの結果につながります。すなわち、ERCが徹底されないと設計の堅牢性が損なわれます。

従来のERCチェック内容には、フローティング・デバイス、フローティング・ネット、フローティング・ピン、高電圧の低電圧トランジスタ・ゲート接続、直列接続されたパス・ゲートの最大許容数、レベルシフタの設計に関する問題などに対するチェックが含まれます。同様にレイアウト・レベルでは、アンテナ・ルールに対するネットの面積比、フローティング・ウェル、最小“ホット”NWELL幅などのチェックが行われます。

多くの場合、電気的ルールは単一のデバイス/ピン・チェックとしてではなく、トポロジカルな構造として指定されます。レイアウトの形状ルールもこれらのトポロジと関連づけることにより、正しい設計の機能、性能、歩留まりを確保するために使用できます。一部のルールは、形状チェックと電気的チェックを組み合わせたもので、設計グループ毎に異なる内容が指定されることがあります。

検証と信頼性に対する主要な問題点

設計者がチェックしなければならないメソドロジ・ルールはいくつかありますが、最も重要なものにESD（静電気放電）保護回路と多電源ドメイン間の交差に関するものがあります。ESD現象はデバイスに極めて有害な、取り返しのつかない影響を与える可能性があります。このような現象は通常、電気的信頼性の問題や破壊的なチップ故障につながります。

ESD問題を克服するための方法は多数あります。たとえば、静電防止コーティングやシールド材料の使用、チップ内に保護回路を実装することなどです。保護回路は低インピーダンスのパスを作ることによって、そこにESD放電電流を流出させてアクティブ回路を守ります。あらゆるチップ・パッド間にはESD発生の高い箇所が存在します。パッドのペアすべてを保護するには、I/O回路を保護するだけでも、n個のパッドのチップに対して n（n－1）/2個の保護回路が必要になります。（図1）

多電源ドメインを持つICの場合には、これ以外のESD対策も検討しなければなりません。この場合、IP再利用とシステム統合には、回路のミスマッチによるデバイスの破壊を回避するためのより強力なESDルールを使用しなければなりませんが、これによって検証が複雑化します。トップセル、パッドフレームに特定のルールを適用する場合には、階層も考慮する必要がありますが、多電源ドメイン・ブロック間にはこれとは別のルールを適用しなければなりません。これを手作業で行うのは簡単なことではありません。これらの要件に、効果的かつ高い信頼性で対応するには、自動化が必要です。（図2）

EDA検証技術

これらの新しい課題に対応する上で、設計者には現在の設計フローを中断させない革新的なソリューションが必要です。ERCツールは、ユーザによる設定やプログラミングを通じて様々な設計手法が求める条件に対応でき、各設計グループの要件に基づいてCADエンジニアが検証ルールをカスタマイズできるものでなくてはなりません。理想的には、ERCはネットリストとレイアウト形状のどちらにも適用できるものであるべきです。たとえば、主要なERCルールを、レイアウト実装を待つことなく回路図上でもチェックできればより効率的で、コスト効果も高いでしょう。しかし一方で、一部のESD保護回路は元の回路図設計には存在せず、設計サイクル後期にレイアウト上に直接追加されます。回路図段階、レイアウト段階の両方で回路を検証できる自動化されたソリューションであれば、コストを削減しTime-to-Marketを短縮すると同時に、歩留まりとデバイスの信頼性をも改善できます。（図3）

EDA業界はこれらの課題をより深く追求し、有効なソリューションを提供しなければなりません。この有効なソリューションは、回路トポロジの識別、形状の計測と抽出、先端的なERCの要件に対応するためのユーザ定義によるプログラマブルなルールに対応することである、とメンター・グラフィックスは考えています。新しいプロセス・ノードに進むごとに、設計サイクルのより早い段階でチェックを行うことが、工数、時間、コストを削減する上でますます重要になります。

図3：Calibre PERC設計フローの概略と新しい検証ニーズの関係

Calibre PERC

メンター・グラフィックスのCalibre PERC（Programmable Electrical Rule Checker）検証ツールは、これらの新しい回路検証課題に対応するよう設計されています。業界標準のLVS（Layout-Versus- Schematic）検証ツール、Calibre nmLVSをベースに構築されたCalibre PERCは、回路図とレイアウトの両方に対して回路メソドロジおよびトポロジ・チェックを実施します。Calibre PERCはユーザの様々なニーズに合わせてカスタマイズできるよう柔軟に設計されています。Calibre PERCは、標準TCLを使って複雑な回路トポロジ・ルールを記述することができます。さらに、レイアウト・ネットリスト抽出時にはCalibre nmLVSエンジンの階層およびロジック・インジェクション技術を使用し、優れた性能と精度を実現しています。（図4）

図4：Calibre PERCは回路ネットリスト、物理レイアウト、 またはその両方に基づいて電気的ルールチェックを行うことができます。

Calibre PERCによるESD検証

ESDルールは大変複雑なものになる場合があります。トポロジカルな性質をもっていると同時に、形状的、電気的制約にも関係しているためです。 Calibre PERCは、特定の形状的および電気的なシナリオに対応できるように設計されていない回路を検出するなど、回路検証の主要な問題を解決するために開発されています。そのためCalibre PERCはESDルールの検証問題を解決するのに最適な候補となります。

たとえば、ESD Association（ESDA）が発表したホワイト・ペーパーにはESDチェックとI/O保護に関する推奨事項が説明されています。ESDAの推奨内容では、内部回路から静電放電による電流を回避するために、一連のデバイスにより構成される特定の保護回路が定義されています。Calibre PERCのルールチェック・メソドロジでは、これらのトポロジを柔軟に定義するための様々な方法を提供しています。ユーザは様々なシナリオを詳細に設定し、問題となりそうな違反を検出するためのCalibre PERCルールをコーディングすることができます。（図5）

図5：Industry Council on ESD Target Levelsの定める推奨ルールをCalibre PERCに実装し、 検出されたESD違反をCalibre RVEで表示した例

Calibre PERCと多電源ドメイン

複数のIPブロックや低消費電力化のための特殊な回路の統合を必要とする大規模なシステム・オン・チップやその他複雑な設計では、多電源ドメインの交差など高度なERCに細心の注意を払う必要があります。設計に含まれるデバイス／セル数や階層数の増大により、検証問題も難しくなりました。現在のツールでは、特定の回路トポロジに対応できません。

Calibre PERCはこれらの課題に対処するよう簡単にプログラミングできます。記述言語は、TCLによるプログラミングが可能で、システム統合チームは Calibre PERCに検出させたいあらゆる違反シナリオを指定することができます。こうして定義されたチェックをレイアウトまたは回路図に対して実行し、エラーの早期検出とシリコン上の故障を回避することが可能です。（図6）

図6：Calibre PERCのコンフィギュラブルなコードを使って実装された多電源ドメイン・チェック用ルール

まとめ

今日の複雑な先端IC設計の抱える信頼性と機能的歩留まりの課題に対応するには、新しい検証戦略が必要です。これまで、EDAソリューションにおいて回路検証と電気的検証のニーズの間には明白なギャップが存在していました。多電源ドメインの交差やESDによる破壊的な故障など、信頼性の問題に対応するためのERCを正しく実行することは、歩留まりと信頼性の改善に大きな効果があります。Calibre PERCは、回路検証の問題に対し、形状的および電気的の両面から対処する最初のEDAソリューションです。Calibre PERCのコンフィギュラブルなルールのコーディング、プリ／ポスト・レイアウト機能、ロジック・インジェクション技術、階層エンジンにより、従来のアプローチでは困難で時間のかかった、新しい検証ルールへの対応が可能になります。

IC設計について

• http://mentorg.co.jp/products/ic_nanometer_design/