技術文献/Webセミナー

Design Area : 組込みソフトウェア

組込みコネクテッドデバイスのためのIoT設計手法

モノのインターネット(IoT)がもたらす未来の姿については多くの夢が語られています。その一方、M2M(Machine to Machine)通信デバイスのソフトウェアが複雑であるために、IoTの潜在的な可能性を具現化しきれていません。初期のM2Mシステムの多くは、デー タを集中管理する1台のサーバと複数のクライアントで構成されるネットワークセグメントを階層的に組み合わせたものでした。こうしたシステムでは、意思決 定は一元化され、情報は基本的に一方向に流れるので、ネットワークをセグメント化することで適切なセキュリティを確保できます。公衆インターネット網を経 由しないM2M通信は、正しいセキュリティ対策が施された「専用」ネットワークがあればそれでよかったのです。
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仮想化とARM TrustZoneテクノロジを活用したセキュアな組込みデバイス開発

組込みシステムの仮想化やARM® TrustZone®テクノロジによるデバイスの保護について技術的な側面を長々と解説する前に、まずは今日の組込みデバイスにどんな種類があるのかを見てみることにしましょう。

そもそも、組込みデバイスのセキュリティ保護とは何でしょうか。すべては保護するデバイスの種類により変わります。デバイスの使用環境やそのデバイ スに対して指摘される可能性のあるセキュリティクレームを考慮しなければなりませんし、多くの場合、デバイスの開発プロセスを精査する必要があります。
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ヘテロジニアスマルチコア組込みシステムの設計課題

ヘテロジニアスマルチコアシステムは、複数の異なるタイプのMPU(マイクロプロセッサユニット)やMCU(マイクロコントローラ)を組み合わせたアーキテクチャであり、急速な普及によって今日の組込み業界の標準になろうとしています。

本稿はヘテロジニアスマルチコアSoC設計を取り巻く開発課題について詳しく考察します。統合の今日的な役割について論じるほか、ヘテロジニアスマルチコアSoCとその上で稼働する複雑なソフトウェアコンフィギュレーションをサポートするために、組込みシステム設計の現行メソドロジを大幅に変更する必要がある理由について考えてみましょう。
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Design Area : ESL設計

仮想プロトタイピングによるHW/SW開発手法

SoCと最終製品の総開発費用に占めるソフトウェア開発費の割合が急増していることを受け、組込みソフトウェア設計プロセスにおいては、ハードウェアとの連携を考慮しながらいかにしてソフトウェアを開発、統合、妥当性確認、最適化するかが大きな課題となっています。こうした状況を踏まえ、ハードウェアをシミュレーションするための高速、高精度かつ低コストのモデルを、設計プロセスの非常に早い段階で組込みソフトウェア設計チームに提供することが求められるようになりました。

メンター・グラフィックスのVistaプラットフォームを構成する要素の1つであるVista Virtual Prototypingを使用すると、ハードウェア設計をRTLで実装する前であっても、ソフトウェアエンジニアが抽象度の高いハードウェア機能モデルを利用できるようになります。Vista Virtual Prototypingでは、組込みプロセッサのモデル上でも実機ボードと同等の速度でソフトウェアを実行でき、オペレーティングシステム(OS)とアプリケーションソフトウェアの妥当性確認に充分な速度のシミュレーションモデルを提供します。
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組込みシステムの消費電力: ソフトウェアの問題か、ハードウェアの問題か

今日、デバイスの消費電力とローパワー設計が注目を集めています。本稿では、システム全体からこの問題を考え、ハードウェアとソフトウェアの両方の開発に関わる設計戦略を示します。
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消費電力を最適化するESLフロー

ローパワー設計の最適化は、設計アーキテクチャを決定する抽象度にあたるアーキテクチャレベルで最大の効果を発揮します。設計が下流工程に進むにつれて最適化の効果の幅が減少するため、消費電力の最適化はESL(Electronic System Level)から開始しなければなりません。Vistaソリューションには、ESLにおけるアーキテクチャの解析と探索機能に加えて、性能と消費電力を最適化する独自の電力モデリング機能と、多様な消費電力解析ツールセットが装備されています。さらに、Vistaとカリプト・デザイン・システムズ社のCatapultを併用すると、システムレベルから合成、実装に至る一貫した消費電力最適化フローが実現します。本稿では、この最適化フローとメリットに加えて、さまざまなアーキテクチャが消費電力へ及ぼす影響を電力ポリシーに基づいて評価する方法について説明します。
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Design Area : 高位合成とRTLローパワー

PowerAdviser: インタラクティブなシーケンシャルオプティマイゼーションを実現するRTLパワープラットフォーム

今日の最新電子機器にとって電力は最も重要な懸案事項になってきています。クロックパワーを削減するために、シーケンシャルクロックゲーティングは コンビネーショナルクロックゲーティングよりも使用されるようになっています。シーケンシャルクロックゲーティングへの変更箇所を人的作業で特定するのは 難しいため、自動化ツールが一般的になってきています。しかし、これらのツールは常に、所定のデザインや仕様の範囲内で動作するため、さらに可能な電力削 減手段を示唆することはありません。

本稿では、自動的にシーケンシャルな変更を行うと同時に、人手による変更を加えることで、さらなる電力削減を図れる情報を提供するインタラクティブ なシーケンシャルアナリシスフローであるPowerAdviserを紹介します。この新しいフローを使用することにより、単なる自動化フローと比較してダ イナミックパワーを最大45%削減しています。
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PowerPro CGを使用したコンフィギャラブルビデオプラットフォームのパワー最適化

本稿では、PowerPro CGとSLEC Proを用いてパワーを削減したARC AV 401ビデオプラットフォーム開発事例を紹介します。使用されている設計手法と達成結果から、ARC Sound 210サブシステム、ARC 600シリーズ、ARC 700シリーズをはじめとするARChitectツールで生成された他のARC製品に対しても、同じ設計手法を適用できることが分かります。
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PowerPro MGによるSoC設計時のメモリ消費電力削減

この論文では、ビラージロジックから提供されている40nmと32nmプロセスノード向けに設計されたメモリIPで利用できる主要な省電力技術について述 べます。また、メンター・グラフィックスのPowerPro MGツールが、メモリへの無駄な読み書きを排除するため、あるいはメモリIPが持つスリープモードを制御するために、メモリゲーティング論理を自動的に挿 入することにより、メモリの動的消費電力と静的リーク電力の両方を大幅に削減できることを示します。
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Design Area : 機能検証

次世代のパワーアウェアCDC検証: 新たに明らかになったこと

本稿では、ローパワー設計のCDC(クロックドメインクロッシング)パス検証で現在用いられている手法について説明します。その後、ローパワー設計で発生している最新の問題と、そうした問題を検証する手法について解説します。最後に、最新世代のUPF(Unified Power Format)であるUPF 2.0とUPF 2.1の登場により、CDC設計手法や検証手法がどのように進化しているのかについて議論します。
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エミュレーションベースの手法でISO 26262準拠のプロセッサを設計

自動車の機能安全規格であるISO 26262では、故障注入による検証が必須要件です。また、ハードウェアの安全要件に基づいて、安全メカニズムが完全、正確に実装されていることを検証する手段であるハードウェア統合テストにおいても、故障注入による検証を実施するよう推奨されています。

本稿ではまず、自動車業界におけるプロセッサの使用状況を説明し、プロセッサの故障原因と耐故障性プロセッサのアーキテクチャを確認した後、故障注入によるプロセッサ検証の手法について解説します。そのうえで、エミュレーションベースの手法を用いて組込みプロセッサアーキテクチャの故障注入テストを実施するためのフレームワークを提案します。
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ハードウェア/ソフトウェア検証の生産性を大幅に改善

今日では、1つまたは複数の組込みプロセッサを含む複雑な設計が増えてきました。設計機能全体に占めるソフトウェアの役割が拡大していることを考えると、ハードウェアとソフトウェアの相互作用をシステムレベルで検証するために組込みプロセッサを活用することがますます重要になっています。検証プロセスの早い段階でハードウェアとソフトウェアの相互作用を低い抽象度で包括的に検証することで、OSあるいはアプリケーションをラボで立ち上げるまで発見できないであろうバグを見つけやすくなります。検証サイクルの早期にこうしたバグを特定、分類、デバッグ、修正できれば、コストも時間もかかりません。
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Design Area : Tanner EDA

IoT設計の課題を解決

モノのインターネット(IoT)設計は、実社会の活動とインターネットをつなぐ製品の開発を成功させるために、複数の設計領域を相互に調和させる役割を担っています。今日のエンジニアにとって、1つ1つの設計領域に対処するだけでも大変であり、複数の設計領域を融合させて1つのIoT製品を作り上げるとなると相当厳しいプレッシャーが設計チームに課せられることになります。
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MEMSIC、Tanner EDAのソリューションで加速度計の課題を解決

加速度計はさまざまな市場で重要な役割を果たしています。スマートフォンや自動車などだけでなく、医療分野における用途も日々拡大しています。速度変化の測定技術の応用範囲はとどまるところを知りません。

MEMSIC Inc.は、可動部を持たないMEMSおよびCMOS IC技術を開発しました。独自の熱技術を用い、熱したガス分子で加速度を測定する技術です。MEMSデバイスとミックスシグナル処理回路を単一のチップに 組み込むことは簡単ではありませんが、MEMSICはこれらの技術を同一のシリコン上に形成することに成功し、幅広い業界に数百万台もの加速度計を販売し ています。また、標準CMOS ICプロセスを使用することによる製造コストの抑制と、メンター・グラフィックスのTanner EDAツールセットで完結する開発フローの標準化も実現しました。
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MEMS設計課題を解決するユニークなレイアウト編集および検証機能(パート1)

MEMS(微小電子機械システム)急成長のきっかけは、半導体デバイスの製造テクノロジを変更してMEMSデバイスが製造可能になったことです。MEMSレイアウト設計には現在、IC設計の作業で非常にポピュラーなレイアウトツールが使われています。しかし多数のICレイアウトツールでは高い成熟度と豊富なIC用機能を備えていても、MEMSレイアウトの課題を効率的に処理できません。ICツールにはMEMSレイアウト設計特有の要件を満たすと同時に、設計プロセスを短期間で、簡単に、正確に実行するためのMEMS専用の機能が求められています。

(パート1では、レイアウト編集について、パート2では検証機能について詳しくご紹介します。)
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Design Area : IC設計

Analog FastSPICE過渡ノイズ解析に基づくADC性能のサインオフ: クアルコムの導入事例

ADC(ADコンバータ)は、ワイヤレス通信をはじめ多数のアプリケーションの主要な構成要素です。クアルコムではデバイスノイズ発生下でのADC性能検証とともに、ADCノイズ性能全般の仕様検証を特に重視しています。しかし従来のツールセットの性能は限られており、ブロックレベルのADCノイズ解析を手作業のフローで実行していたため、さまざまな仮定を立てる必要性に加えて長時間の作業と頻発するエラーに悩まされていました。そこでクアルコムは最近、Berkeley Design Automation, Inc.(BDA: 2014年3月メンター・グラフィックスにより買収)のAnalog FastSPICE(AFS)過渡ノイズ解析に基づくADCノイズ解析のシンプルなフローを導入しました。導入後、回路の複雑性によって幅はありますが基本的に1日未満の解析を1回実行するだけで、デバイスノイズを含むADCノイズを回路全体にわたってSPICE精度で解析できるようになりました。過渡ノイズ検証の結果はシリコンと非常に正確に一致します。クアルコムは現在、AFSに基づくADC過渡ノイズ解析をサインオフ前に実行しています。本稿ではADCノイズ解析の課題、従来のADCノイズ解析手法、新しいサインオフ手法の詳細について説明します。
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セーフティクリティカルな車載システムを目指した信頼性検証とISO 26262

車載電子機器は、現在の車載安全システムにおいて重要な役割を果たしています。エラーの発生はあってはならないことで、これらのシステムに搭載されるICは、たとえ過酷な環境でも、場合によっては数十年にもわたって、安全に稼働し続ける必要があります。このような高度な標準規格に適合した設計かどうかを検証することは、設計面においてだけでなく、ビジネスの将来性という観点からも非常に重要です。ISO 26262をはじめとする標準規格では、堅牢で信頼性の高い設計や検証を実施するためのフレームワークが示されていますが、設計プロセス全体にわたってこれらの規格に準拠することは並大抵のことではありません。こうしたことから、安全面と性能面の規格を満たす設計を支援する新しいクラスのIC信頼性検証ツールが求められています。
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Calibre PERCを活用した民生機器技術のオートモーティブグレード化

車載電子安全システムを対象としたICは、性能と信頼性に対する高まる要求に応えるため、厳しい信頼性標準規格を満たさなければなりません。しかし、コンシューマ製品向けのIPを車載インフォテイメント(IVI)やコネクテッドカーのアプリケーションに応用したいと考える企業は、車載システムの多くの性能要件が安全性に関連しないシステムにもあてはまることを認識しています。安全基準への準拠の検証、過酷な環境でも回路が正しく動作するかどうかの検査、および信頼性に対する顧客の期待を満たすかどうかの確認をすべて1つのIC信頼性検証ツールで実行できます。
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Design Area : IC製造

45nm以降世代のOPCソリューション: 複数EDAベンダのOPCデータベースを統合するフレームワーク

トランジスタのゲート長が45nm以下となる最先端の半導体業界において、設計フェーズと製造フェーズを切り離したやり方では製品開発を迅速に進められなくなっています。リソグラフィを考慮した設計(LFD)のためには設計フェーズでその影響を勘案しておく必要があり、デザインルールだけでなく、リソグラフィ情報もファウンドリから設計者に伝える必要があります。このため、設計者とファウンドリとの間でリソグラフィ情報をやり取りする新しい手段が求められています。しかし、ファブレス体制の場合、設計会社とファウンドリとの間でEDAプラットフォームの互換性がないとか、ファウンドリの機密情報を設計会社に開示できないなど、問題が山積しています。

本稿では、さまざまなEDAベンダのリソグラフィOPCソリューションをシステマティックにCalibreに適合させるフレ-ムワークを紹介します。ファウンドリと同じEDAツールをインストールしたり、プロセスの詳細を開示したりすることなく、ウエハ上に設計がどのように転写されるかをファウンドリから設計者に伝えることを目指します。
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インターコネクトのホットスポットを見つける体系的な手法

本稿では、フォーカス、ドーズ、オーバーレイのばらつきを考慮に入れて、リソグラフィプロセスに対するインターコネクトの堅牢性を体系的に分類する手法を提案します。また、インターコネクト設計に問題があったため不良となった実際のウエハを使って、インターコネクトの堅牢性を分類する方法を検証します。
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ルールベースのOPC補助パターン高速生成: ランダムロジックレイアウトのコンタクトレイヤでプロセスウィンドウを改善するには

ArF液浸リソグラフィを使用した半導体製造において、ランダムロジックレイアウトのコンタクトレイヤにSRAF(Sub-Resolution Assist Feature: 微細補助パターン)を最適に挿入するために、フルチップのシミュレーションを2段階で実施する方法を紹介します。焦点深度(DOF)によって変化する矩形ターゲットパターンのプロセスウィンドウは(Calibre nmOPCとCalibre nmSRAFシミュレーション用プラットフォームの)較正モデルで使われている光学効果とレジスト効果に基づいて最適化できます。テストパターンで補助パターンの寸法および補助パターンとメインパターン間の距離を変えながら、一連の包括的なルールを導き、ランダムロジックレイアウトに挿入する大まかな補助パターン(シード)を作ります。メインパターンに光近接効果補正(OPC)を適用すると同時に、補助パターンのシードに修正を加え、補助パターン自身が転写されない範囲で最大のプロセスウィンドウを確保できるようにします。本稿ではテストパターンの選定、補助パターンのシードを作成するための一連の「ゴールデン」ルールの生成、その適用とランダムロジックレイアウトに対する補助パターンのカバレッジについて紹介し、性能面を考察します。
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Design Area : シリコンテストおよび歩留まり解析(DFT)

Tessent TestKompressを用いた設計フロー

組み込み圧縮スキャンに関してはこれまでさまざまな種類の製品や技術が提案されてきましたが、市場ニーズを完全に満たしたものは少なく、淘汰が進んできました。組み込み圧縮スキャンツールに対するユーザのニーズは次の5点に集約できます。

1. 高いテスト品質を維持できる(あらゆる故障タイプをサポートしている)
2. テスト時間とテストデータ量の両面で高いテスト圧縮を実現できる
3. ユーザロジックに対してまったく、またはほとんど影響を与えない
4. 追加するテストロジック量を最小限に抑えられる
5. 既存の設計フローに容易に組み込むことができる

業界で幅広い採用実績があることからも分かるように、メンター・グラフィックスのTessent TestKompressはこれらの条件をすべて満たしています。しかもスキャンチャネルは1本でもよく、圧縮スキャンパターンから直接故障診断が行えるなどの利点もあります。一般に、DFT(Design-For-Test)部門はテスト品質を重視し、テスト部門はテスト時間とテストデータ量を重視します。また、新しいツールやメソドロジがデザインにどのような影響を与えるのか、そしてそれらが既存の設計フローにうまく適合するのかどうかは主に設計チームが重視する点です。本稿では、Tessent TestKompressで組み込み圧縮ロジックの生成、挿入、合成を行う際に選択できる各種設計フローとそれぞれの長所について説明します。本稿を参考に、既存の設計フローに最も適した方法を選択してください。
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レイアウトを考慮した故障診断

近年、故障診断アルゴリズムは大きな進歩を遂げています。しかし歩留まり解析と故障解析を効率的に進めるためには、一般的に診断ツールが提供する欠陥分類、分解能、精度(故障候補数)では不十分です。レイアウトを考慮した診断が可能なTessent Diagnosisは、上記3項目すべてを改善し、FAエンジニアと歩留まりエンジニアのいずれもが満足できる強力なツールと言えるでしょう。

Tessent Diagnosisはレイアウト情報を活用し、欠陥のタイプに応じて精度と分解能を70 ~ 80%向上するとともに、物理的(レイアウト的)に有意な欠陥タイプの検出をも可能にします。例えばポリゴンレベルのデータのような有意義なレポートからは、物理的欠陥解析(PFA)エンジニアが診断結果を直接確認できます。
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Tessent TestKompressを使用したARM Cortex-A15プロセッサの高品質テスト

業界トップのIP(Intellectual Property)であるARM Cortex-A15がシングルコア・プロセッサやマルチコア・プロセッサとしてSoC設計に組み込まれるようになってきました。SoCの出荷テストを実行するには、適切なテスト戦略を決め、それを実現するためのDFT(Design for Test: テスト容易化設計)を実装する必要があります。従来、テスト戦略を理解し、それに対応するDFTを実装するのはDFTエンジニアにほぼ一任されてきました。

しかし、ARMコアに対しては、メンター・グラフィックスがARMと協同して、ARMアーキテクチャ用に最適なDFTを実現するリファレンス・フローが導入されました。このためDFTエンジニアはこのフローに沿って、ARM Cortex-A15プロセッサが組み込まれたデザインを最適な条件でテストできます。本文献では、メンター・グラフィックスが提案するARMアーキテクチャ向けDFTリファレンス・フローを概説します。
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Design Area : FPGA

FPGAのパフォーマンス向上のためのリタイミング手法

リタイミングは、1983年にLeisersonおよびSaxeにより提唱された同期回路の最適化テクニックです。それ以降、リタイミングの概念はそれほど幅広く利用され、追求されてきたとは言えませんが、最近になって設計者はより高速な処理、そして高い帯域幅を求めるようになってきました。帯域幅の問題は、ネットワークおよび通信システムにおいて最もよくあるボトルネックとなり、現在でもその状態は続いています。同時に、設計自体もより複雑で、高度なものになってきています。本稿では以下について説明します。

1) FPGA合成ツールにおいてリタイミング機能をどのように実装し、使用するか。

2) リタイミング・アルゴリズムのターゲット・テクノロジとしてFPGAが他のテクノロジより適しているのは何故か。

3) 今日のFPGA合成フローにリタイミングがどのように統合されているか。
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複雑なステートマシンにおけるクオリティ向上

設計中に発生するバグは、その出方に傾向がある。例えばメモリのアクセス、IPブロックとその周囲のタイミング、あるいは複雑なステートマシンなどがその代表例として挙げられます。ステートマシンが複雑になるデザインにおいて、その検証の難しさに対しては、アサーションなどの手法が用いられ始めていますが、そもそもバグを出さないようにするならば、ステートマシンのコーディング時における工夫が必要となります。ステートマシンをコーディングする場合、基本的には現在のステートと、次のステートにフォーカスしていますが、実はここにバグが出る可能性が潜んでおり、これはテキストで記述する場合でも、バブル・ダイアグラムなどのグラフィカル入力を用いる場合でも、差異はありません。HDSにおいて新しく開発された手法は、この点を改善しています。複雑なステートマシンを設計する際に有効な、新しい手法について紹介します。
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Design Area : PCB設計ソフトウェア&ツール

ジッタ/ノイズの二元性とアイダイアグラム分析

アイダイアグラムをタイミングのばらつきを扱ったものと考えるのか、あるいは縦方向の信号のばらつきを扱ったものと考えるのか、2つの手法を比較し、そのうえで、後者であれば、アイが閉じていても、ビットエラーレート(BER)を正確に評価できることを示します。BERは、アイダイアグラムを2つに分けて、別々に積分しないと正しく評価できないものと定められています。BERをこのように理解すると、ジッタによる縦方向のノイズを符号間干渉(ISI)と同じように考えることができます(だだしISIには相関性がある)。

本稿では、この考えに基づいて、送信ジッタとISIの影響を一緒に考える統計シミュレーション方法を提案します。ISIとジッタの両方の影響を確率質量関数(PMF)で表し、アルゴリズムの単純化と物理的な明確化を目指します。提案している方法を使うと、例えば、入力パターンに使うPRBSのパターンビット長を増やすとジッタが大きくなるといった、興味深い現象を説明できます。
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HyperLynx DRCを用いてSerDes設計上の問題を特定

パラレルインタフェースよりもはるかに高速なSerDesバスの実装は、対処すべき問題が明快な分だけ簡単と言えます。SerDesインタフェースのハイレベルアーキテクチャがしっかり構築されていれば、実装が成功するかどうかは「実装の詳細」にかかってきます。実装詳細は通常、配線済み基板を使って手作業で検証されますが、HyperLynx DRCのような自動検査手法を用いると、SerDesバスを非常に簡単にチェックできます。
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HyperLynx DRCを用いたEMI問題の検出

電磁干渉(EMI)とは、電気回路の性能に悪影響を及ぼし、正しく動作しなくなるか、あるいはまったく動作しなくなるような障害を発生させることです。PCBのEMIは回路部品、トレース、ビア、コネクタから放射される意図しない電磁ノイズによって引き起こされます。高速PCB設計では、望まれない放射ノイズを適切に抑え込むように設計しないと、EMIによる悪影響を受けやすくなります。

ここでは典型的なEMI問題の原因をいくつか取り上げ、PCBの設計において、これらの問題を回避するための方法を示します。
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Design Area : PCB製造、実装&テスト

PCB実装を成功に導く8つのステップ

次なるヒット商品を企画し、設計を終えました。これで競合他社を追い落とし、将来にわたって会社の業績を維持していけそうです。けれども製品を市場に出すまでにまだ仕事は残っています。設計から出荷までの間にPCBの製造と実装という工程を経なくてはなりません。コスト、品質、納期などの主要業績指標はPCB製造/実装工場のパフォーマンスに大きく左右されます。一方で、今日の消費者の需要パターンは激しく変化し、エンジニアリングと部材管理の生産性を高めることは困難となり、製造インフラに求められる要件もかつてないほど厳しくなっています。こうした背景を踏まえ、本稿では、PCB実装、ひいてはビジネスそのものを成功に導くための8つのステップを提案します。
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Valorによる「無駄のない」NPIでグローバルなPCB製造を成功させる

メンター・グラフィックスのValorによる「無駄のない」NPI(新製品導入)フロー(ValorリーンNPIフロー)は、Xpedition xPCB Layout(PCBレイアウト設計ツール)、Valor NPI(製造ルールの管理とグローバルなエンジニアリングツール)、Valor MSS Process Preparation(包括的な製造工程準備ツール)で構成されるグローバルなPCB製造ソリューションです。製造フロアのオペレーション、部材調達、装置の選定には地域ごとの独自性を保ちつつ、製造エンジニアリングを標準化することで、NPIのコストとリードタイムを改善すると同時に、ミスを劇的に減らします。
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多品種製造オペレーションを最適化する最新のPCB実装プランニングツール

プリント基板(PCB)の実装現場においては、需要の急変に応じて高い生産性と納期の遵守を達成するために、最大の効果を発揮させるプランニングと作業指示は欠かせません。メンター・グラフィックスの新しいValor MSS Production Planningソフトウェアは、SMT(表面実装)ラインと関連するすべての実装工程に特有の要件を満たすために開発した、インテリジェントなプランニング機能を装備しています。SMTプランニングの真のニーズを見極め、プランニングの改善を通じてさらに大きな性能と効率を引き出すソリューションについて紹介します。
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Design Area : 熱流体解析および熱抵抗測定

CFDに関する10の誤解

私たちが義務感に駆られて技術文献「CFD(数値流体力学)解析に関する5つの誤解」(英語)を執筆したのは5年前。以来、私たちの主張に対して多くの意 見が寄せられ、反響が広がりました。ところがこれらの反響や議論を通して、状況は当初考えたよりもはるかに複雑になっていることが分かりました。こうした 経緯から「続編を書かなければ」との焦りを感じ本稿を執筆するに至りました。本稿ではまず、前回指摘した「5つの誤解」について簡単に振り返った後、これ らの誤解から派生した4つの誤解と新たに浮上した1つの誤解について述べていきます。
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高精度な熱容量/熱抵抗測定法と熱伝導率測定法 - Part 1

熱測定の基礎から構造関数による熱解析までを全3回でご紹介いたします。

Part 1: 熱測定の規格 - JEDEC JESD51
半導体熱測定規格、原理、温度係数測定の注意事項などをご説明します。
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高精度な熱容量/熱抵抗測定法と熱伝導率測定法 - Part 2

熱測定の基礎から構造関数による熱解析までを全3回でご紹介いたします。

Part 2: 過渡鉄測定 Static法とDynamic法について
過渡熱測定のStatic法とDynamic法の詳細及びその比較をご説明します。
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Design Area : システム・モデリング

車載システム設計を成功に導く領域間コラボレーション: モデリングとシミュレーションの新技術で壁を克服

多くの分野にまたがる車載システム設計プロセスには、設計情報のスムーズな流れを阻む次の3つの壁が立ちはだかっています。
1. サプライチェーンの多層化がもたらす企業IPの壁
2. 設計拠点が各地域に展開されていることによるコミュニケーションの壁
3. 車載システムがマルチドメインで構成されることによる専門技術の壁

IEEE1076.1として標準化されたハードウェア記述言語であるVHDL-AMSは、車載システム設計者が直面しているこれらの壁を克服するうえで重要な新しいモデリング機能を提供します。VHDL-AMSの主な機能は次のとおりです。
1. モデル抽象化による柔軟なIP保護
2. 明快な言語による設計記述
3. 分野に偏らない表現方法による内容記述

本稿では、システムモデリングに使われるVHDL-AMSの概要を紹介するとともに、分散型設計プロセスの利点を説明します。VHDL-AMSを多言語対応のシミュレータで用いると、効果的なコミュニケーションと設計情報の活用の基盤となります。VHDL-AMSによるモデリングとシミュレーションの技術を幅広く取り入れることで、21世紀の車載システム設計者のコラボレーションを大幅に改善できるでしょう。
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CANバスのシグナルインテグリティ設計

VHDL-AMS(IEEE 規格1076.1)は、CAN(Controller Area Network)のシグナルインテグリティをモデル化するうえで最適なハードウェア記述言語です。これを使用することで、トランシーバのアナログ、デジタル、ミックスシグナル特性とともにツイストペア伝送線路やコネクタなどCAN物理層のコンポーネント特性も解析できます。

メンター・グラフィックスのSystemVisionは、仮想プロトタイピング環境と設計解析環境を提供しており、VHDL-AMSモデリング手法、従来のSPICEモデリング手法、包括的な回路図入力とシミュレーション制御に加えて、波形表示、測定、ポストプロセス解析機能をサポートしています。

本稿では、CANバスの主要ハードウェアコンポーネントに適用するさまざまなモデリング手法を説明します。また、シミュレーションに基づいてCANシグナルインテグリティを実現する、以下の設計テクニックを例も含めて詳しく解説します。
・ トランシーバや伝送線路といったコンポーネントの静的特性と動的特性の解析
・ 終端処理方法の検討
・ 中間ノードのスタブ長とデータ遅延の関連性評価
・ 過渡電圧サプレッサ(TVS)コンポーネントの静電気放電(ESD)保護機能の評価
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燃料電池のVHDL-AMSモデル: SystemVisionによるメカトロシステム解析

本稿は、2つのトピックをカバーしています。まず、PEM(プロトン交換膜)燃料電池の温度、内部抵抗、反応速度といった重要なパラメータを考慮し、市販の燃料電池を正確に表現する電気化学モデルの作成方法について説明します。次に、このモデルをメカトロシステムに適用し、より複雑なシステム全体における燃料電池の性能を詳しく検討します。
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Design Area : 車載システム設計

FlexCANベースのDrive-by-Wire車載アプリケーションにおけるジッタの解析実験

本稿では、CANベースの通信アーキテクチャの1つであるFlexCANで設計された実際の車載アプリケーションのジッタ特性評価実験を紹介します。CANプロトコルには大きく変動するジッタがつきものですが、FlexCANは制御システムアプリケーションとメッセージスケジューリングを同期させる簡単な手法を通じてジッタを抑えることができます。本稿ではその方法についても説明します。
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AUTOSARの電気設計ツール支援:ECUリソース・テンプレートを使用したハーネス設計へのインタフェースの例

AUTOSAR(AUTomotive Open System ARchitecture)は近年、自動車業界におけるソフトウェア・アーキテクチャ記述の標準としての地位を確立しています。AUTOSAR本来の目的から視野を拡大し、「仮想機能バス」というコンセプトを導入することによって、ユーザはAUTOSARメソドロジを利用して総合的なEE設計アプローチで開発できるため、自動車電装アーキテクチャの開発に一貫性をもたらすことができます。この結果、電気的関連のあるモデル資産を使って論理設計を行ったうえで、最終的にワイヤ・ハーネスを生成することができます。

AUTOSARの主目的はソフトウェア開発、そして自動車アプリケーションの電子制御ユニット(ECU)構成を決定することです。AUTOSARメソドロジが定義するメタモデルには、メソドロジの特定部分をカバーする一連のテンプレートが含まれています。本稿では主に、「ECUリソース・テンプレート」を使用する設計アプローチについて紹介します。この場合、AUTOSARモデル内の電気的関連を持つモデル資産を使って、再帰的で高度に自動化されたプロセスを実行し、アーキテクチャの開発と評価を行うことができます。同時に、適切なインタフェースを導入し、非常に多岐にわたる開発分野のツールを組み合わせて効率性と一貫性を両立することができます。
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AUTOSAR開発とラウンドトリップ・エンジニアリング 信頼性を実現する5つのステップ

本稿では、MathWorksのMATLAB、Simulink、Embedded Coder、そしてメンター・グラフィックスのAUTOSARオーサリングツールであるVolcano Vehicle Systems Architect(VSA)を紹介し、アーキテクチャ設計環境とモデルベース設計環境における情報のやり取りと相互運用性について、5つのステップに分けて解説します。
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Design Area : 電装システムおよびワイヤ・ハーネス設計

サプライヤとOEM間の変更管理

現在の設計環境では、ワイヤ・ハーネス設計に加えた変更箇所をOEMとハーネスサプライヤ間で伝達する標準的な手法が決まっていないため、変更箇所をいか に管理するかが大きな課題となっています。多くの場合、図面に手作業で注釈を追加するなどの方法で伝達事項をやり取りしています。MCAD領域では部品定 義にデジタルモデル交換を用いることをすでに標準化しているので、ハーネス領域でも同じことをすべき時期に来ています。本稿では、ハーネスデータをデジタ ルモデル化して交換する方法のメリットと、これにより解決できる変更管理における主要な課題について考察します。
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配線設計とハーネス設計の速度と品質を向上させる10の方法

電装設計は複雑化の一途を辿り続けています。現在は「最も平易な」機器に搭載される電子部品でさえ、25年前に大手自動車メーカーが大規模エンジニ アリングチームを組んで、当時最高のCADツールを使って設計していたもの以上に複雑になることがあります。今日の電装設計エンジニアにとっては基本的な 設計ソフトウェアでは十分とは言えません。ややこしい作業を引き受けてくれて、より賢く高速な作業を可能にするツールが必要です。
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車載システム設計への包括的アプローチ

本稿では、車載システム設計を、標準化された階層型機能の構成として単一レベルで表現し、その機能をE/E(電気/電子)およびソフトウェアのコンテンツ で記述するというアプローチについて説明します。コンテンツ記述後の合成プロセスではドメイン個別の実装レベルが生成され、適切なメトリクス(評価指標) を使った評価が行われます。ここで注目すべき点は、最適化やドメインを超えて行われるアーキテクチャ評価と検証をいかに早く、繰り返し行えるかです。
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