MCAPI の事例: マルチコア設計におけるCPU 間通信

複数CPU を実装する組込み設計には、1 つのCPU 上に複数のコアを搭載したもの、装置のハードウェア上に複数のCPU を搭載したもの、またはその2 つを組み合わせたものがありますが、いずれのケースにしても、マルチコアをターゲットとした組込みシステムの開発は、ますます一般的になりつつあります。マルチコア・システムのソフトウェア開発に多様な困難が伴うことは周知の事実であり、各種の組込みソフトウェア・ベンダは、以前からそれらの課題に取り組んでいます。
本稿では、まず、マルチコア設計について簡単に紹介し、対称マルチプロセッシング（SMP）と非対称マルチプロセッシング（AMP）の比較、およびマルチOS システムの使用などソフトウェアに関連する部分を扱います。
本稿の中核をなすのは、Multicore Association（MCA）によって新しく策定された標準仕様であるMulticore Communications API（MCAPI）です。MCAPI は、プロセッサ・コア間の通信を実装するための合理的な方法をソフトウェア開発者に提供します。複数の異種OS 間の場合にも対応しており、本稿ではMCAPI 標準の概要を示すと共に、Mentor Embedded™ Nucleus® OS およびLinux® オープンソース・ソフトウェアのフレームワーク内でのMCAPI 標準の実装について説明します。 View Techpubs

組込みシステムのためのAndroid開発入門

Androidは、米Google Inc.（Google）の開発したオープンソース・プラットフォームで、ワイヤレス通信を使用する機器の開発のためのオペレーティング・システム、ミドルウェア、アプリケーションが含まれています。本稿では、Androidの設計、仕組み、ネットワーク対応機器の開発を加速するために、Androidをどのように活用できるかを考察していきます。また、Androidを使用した開発を始めるための基本的ガイドラインに加え、Android SDK、ツールおよびリソースについても解説し、さらに医療機器、コンシューマ・エレクトロニクス、軍需／航空宇宙システムなど、従来の携帯端末を超えた Androidアプリケーションについても討議します。 View Techpubs

Nucleus OSを使った医療機器の設計

エレクトロニクス機器の設計と開発は決して単純な作業ではありません。特に医療向け機器には特有の複雑さがあります。エレクトロニクス機器開発のコストが増大を続ける中、開発チームはコスト問題に取り組むためCOTS（Commercial Off The Shelf）ソフトウェアの利用を進めつつあります。問題は、コンシューマ向けエレクトロニクス機器や携帯電話などの分野で使用されているCOTSソフトウェアが、安全性が重要となる機器の開発にも使用できるかということです。本稿ではこれらの共通点について議論し、医療機器の開発にNucleus® OSアプローチを使用することの利点について紹介します。 View Techpubs

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高位合成を使いこなす:グラフィックス処理アプリケーション全体を合成

本稿では、高位合成手法によってグラフィックス処理パイプライン全体を実装する方法について説明します。実際の多くのアプリケーションと同様、この設計は制御ロジック、データ・パス、インタフェース、階層の複雑な組み合わせで構成されています。高位合成におけるこの4つの基本構成要素の処理方法を紹介するほか、最新世代の高位合成テクノロジが備えた各種機能と、複雑なアプリケーションに対する適用性について考察します。

本稿ではこうした点を踏まえつつ、設計の各部分に最適なコーディングの表現と抽象化に焦点を当てています。また、システムの制御部分とアルゴリズム部分についてモデリング要件の比較検討を行います。さらに、ハイレベル・モデルの表現にサイクル精度の表現が適している場合と抽象度の高い完全なアンタイムド・モデリングの表現が適している場合を判断するためのガイドラインを示し、両方のモデルを効率的に組み合わせる方法も紹介します。読者は、高位合成が実際に役立つということを確認できるだけでなく、高位合成を現在の業務に適切に導入する方法も学べます。 View Techpubs

ハードウェアを考慮した仮想プロトタイピング

新たな設計が登場するたびに、プロセッサ上で動作するソフトウェアの主要機能の割合が増加しています。ソフトウェアはノートブックPC やデスクトップPC にとどまらず、通信、ネットワーク、自動車向けのデバイスにも普及しており、多くのコンシューマ機器において組込みソフトウェアが採用されています。現在の各種設計では既製の設計プラットフォームが基盤となっているので、市場で製品の差別化を図るには、ソフトウェアと優れた「ハードウェア・アクセラレータ」の組み合わせが欠かせません。 View Techpubs

Catapult C Synthesisによる SystemCモデリング、合成および検証

Catapult C Synthesisは、複雑なASICのシステムレベルでのモデリング、検証、合成のためにSystemCサポートを追加しました。サイクル精度とトランザクションレベルの抽象度の両方がサポートされ、バス・インタフェースおよびインターコネクトなどのSoC特有のニーズや、ESLフローとの統合に対応しています。このCatapult C Synthesisフローは、抽象度の引き上げと設計の再利用を促進します。本稿では、Catapult C SynthesisによるSystemCサポートの概要を説明し、詳細な例を用いて解説します。 View Techpubs

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検証マネジメントでリスピンへの懸念を軽減

検証が管理されていないと、プロジェクトがスケジュール通りに進まず、品質が脅かされ、リスピンの危険性が大幅に高まります。こうした好ましくない状況が発生する頻度が次第に増加しているようです。メンター・グラフィックスが実施した独自の検証調査によれば、シリコン製造が初回で成功する率は徐々に低下し、2002年の40%前後から2007年には30%未満にまで落ち込んでいます。リスピンの主な原因は設計の機能的または論理的欠陥で、検証マネジメントのプロセス全体で問題が増加していると推測されます。こうした問題が起こる背景には、仕様に基づいて検証プロセスを推進し、検証中に生成される大量のデータを管理できるツールの欠如があります。必要なのは、すべての関係者、つまり、システムアーキテクト、ソフトウェア・エンジニア、設計者、検証スペシャリストがプロジェクトをリアルタイムで可視化できる共通のプラットフォームと環境です。単に検証プランに対してだけでなく、時間とともに変更されることの多い仕様と設計に対してもリアルタイムでの可視化が必要です。IC設計プロジェクトには、プロセス、ツール、データといった3つの側面があります。検証マネジメントに包括的にアプローチするには、それらすべてに対応することが求められます。 View Techpubs

「ソフトICE」-ソフトモデル・ソリューションとしてのiSolve USB ペリフェラル

メンター・グラフィックスのiSolve USBペリフェラルは、ハードディスクドライブ、フラッシュドライブ、USBメモリなどのUSBペリフェラル・マスストレージ・デバイスと通信するUSB 2.0 ホスト・コントローラ・ポートを含むSoC（System-on-Chip）設計を、システムレベルで検証するための高速ソリューションを提供します。静的ICE（インサーキット・エミュレーション）ソリューションとして知られる現在のソリューションは、Veloceハードウェア・エミュレータに専用ハードウェア・ユニットを接続して使用し、Veloceから供給されるクロッキングにしたがって動作します。本稿では、静的ICEソリューションの代わりにソフトモデルを使用して同じ機能を提供する新たなアプローチについて取り上げます。ソフトモデルは、Veloce内の合成されたRTLコード、標準のVeloceホストワークステーションで稼働する実行可能なソフトウェアから構成されています。ここでは、このアプローチの相対的なメリット、ハードウェア／ソフトウェアの可視性の向上、全体的な使用の柔軟性について説明します。 View Techpubs

プロセッサドリブン検証によるマルチプロセッサ同期のリスク軽減

マルチプロセッサ同期手法は、シングル・プロセッサのマルチスレッドで確立されたソフトウェアベースの同期手法を拡張したものです。こうしたマルチプロセッサ同期手法を実現するには、ハードウェア・ロジックとプロセッサ命令ロジックに対する高度な並列性に対する可視性が欠かせません。マルチプロセッサ同期のハードウェア・ロジックとプロセッサ命令ロジックを検証する際のリスクは、プロセッサドリブン検証手法とそのサポート・ツールを利用すると、最も効果的に軽減できます。検証でのスティミュラスは、システムレベル・テストベンチ上でプロセッサから発生させる必要があります。また、マルチプロセッサを使用した設計内のハードウェアやすべてのプロセッサのステートに対する並列可視性を提供できる非侵入型（デバッグ・ツールを使うことにより対象の状態を変えることのないという意味）のデバッグ・ツールが必要です。 View Techpubs

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Calibre xACT 3Dフィールド・ソルバ 抽出精度と寄生素子の感度解析

株式会社半導体理工学研究センター（STARC）では、ミックスシグナル設計技術開発プロジェクトにおいて、次世代アナログMixed Signal設計対応キーツールの先行評価を行っています。その中で寄生抽出ツールにおいては、プロセス微細化に伴ってますます高精度な抽出が要求されており、SPICEパラメータと寄生抽出ツールとでダブルカウントされないよう整合の取れたシステムを構築する必要があります。しかしながら、従来はデバイス近傍の容量を成分ごとに高精度に抽出するツールが無く、本格的な検討ができない状態にありました。

このような状況のもとで、2010年以降、新たな寄生抽出ツールが登場したことにより、本課題を検討する環境が整いつつあります。そこで、STARCでは、デバイス近傍の容量を成分ごとに精度良く抽出して新たなリファレンスを作成し、主要ツールの相対精度評価を実施し、各成分が回路特性に及ぼす影響を調査し、上記整合性の取れたシステム開発のための基盤技術を開発しました。

今回、Calibre xACT 3Dを使用して、個々の寄生素子の回路特性への影響について測定と解析を行いました。この結果から、Calibre xACT 3Dを組み込んで先端抽出フローを構築する利点が明らかになりました。 View Techpubs

Calibre xACT 3D による高度なメモリセル・キャラクタライゼーション

コンピュータ・チップを製造するための先端プロセス・テクノロジによって、チップの小型化、多機能化、高性能化、省力化が実現されています。チップのメモリビット密度は、高性能化への需要に追随するために、2 年ごとに倍増していくと予測されています。メモリは、高速データ転送と低電力消費の仕様を正確に満たす必要があります。
メモリ設計者は、これらの性能と電力の仕様を満たすために、ビット密度を高めることを求められています。高密度化が進むほどインターコネクトとデバイス間の相互作用が増大するため、実際の設計余裕を考慮して設計しなければなりません。そのため、メモリ設計のステップごとに正確なキャラクタライゼーションが必要となります。
これらの最先端テクノロジとより高いビット密度は、メモリ設計における寄生抽出の問題を引き起こします。メモリ設計で従来使用されていた抽出方法では、これらの問題を解決できないため、新しいソリューションが必要です。メモリ設計者には、物理設計サイクルの各段階での寄生問題の正確かつ迅速な解析、および基本的なビルディング・ブロックからフルチップまでの最先端メモリの設計を支援できるツールが必要です。
Calibre xACT 3Dは、ビットセル設計からフルチップ・サインオフまでメモリ設計のすべての段階で使用する抽出ツールとして、仕様どおりに動作する堅牢な設計を保証します。 View Techpubs

Calibre SmartFillテクノロジを使用した最高水準のU8500スマートフォン向けプラットフォーム

ワイヤレス向け半導体とモバイル・プラットフォームの世界的リーダーであるST-Ericssonは、ST-Ericssonの実績あるアプリケーション・プロセッサと最新のHSPA+（High-Speed Packet Access）リリース7モデムとをSTMicroelectronicsのコアテクノロジに組み合わせた次世代チップ、U8500の開発に着手した時点で、設計と実装の課題に直面することがわかっていました。ST-EricssonはSTMicroelectronicsと協力し、設計と製造の両方でばらつきを制御しながら、Time-to-Marketの目標枠内で製品化できる方法を探しました。U8500では、今日の通信市場の非常に高い消費者需要に対応するために必要とされる複雑で精巧なテクノロジを実現する一方、性能、電力消費量、コストのバランスを取る必要がありました。 View Techpubs

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65nm プロセスのためのAlt.PSM（Alternating 位相シフトマスク）に代わる手法

193nmリソグラフィは65nmテクノロジにおいてパターン転写手法の主流となる可能性が高い。これはk1定数が0.3レンジのリソグラフィを意味し、従って強力なRET（resolution enhancement techniques）が必要とされる。最近まで、alternating Phase Shift Masks（alt.PSM）が唯一の有効なオプションと考えられてきた。厳しいレイアウト制約、複雑なマスク製造、二重露光の必要性によるスループット低下等により、このオプションはかなりコストのかかる方法であった。微細なフィーチャー・サイズに対しても優れた解像度を提供する代替案として、クロムマスクの二重露光、つまりDDLを使ったハーフトーン（エンベデッド）PSMマスクや、クロムレスPSM（CPL）を検討する。どちらの技法も、離れたラインあるいは最小幅の約2倍のライン（CPLの場合）に対するパフォーマンス低下を補完するために解像度よりも微細なフィーチャーを必要とする。このような高度にノンリニアなパターン転写プロセスをリニアライズするためには、どちらの場合もモデルベースのOPC（Optical Proximity effect Correction）が必須である。 View Techpubs

OASISをベースとしたマスクデータ表現の統一

現在のICの製造に使用されている個々のファイルのデータ量は膨大で、既存のデータ・フォーマット仕様では対応できなくなってきている。このため、関連フォーマットの数を削減することによりデータフローを簡略化する必要がある。SEMIにより策定された新しいストリーム・フォーマットであるOASISはこの役割を果たすにふさわしい機能を備えている。この論文では、マスクデータ準備フローにおける共通中間フォーマットとしてのOASISのコンセプトを説明し、テスト結果を使ってその利点を明らかにする。そして、OASISをベースにした共通のマスク描画フォーマットのコンセプトについて提案する。また、各種マスク・ライティング装置の描画性能がフォーマットに依存することについても考慮し、様々な実装シナリオについて検討する。 View Techpubs

サブ90nmプロセスのための新しいOPCモデル

モデルベースのOPCを用いて90nm以下のプロセスで高精度を実現するには、コンパクトかつ高い精度のプロセス・モデリングならびにモデリング戦略が必要となる。マスク作成、レジスト現像、エッチング等の各プロセス工程のCDに対する影響を定量化するため、様々な193nmリソグラフィ環境での多数の CD測定データセットを調査した。この分析結果に基づいて、VTREモデルをベースとした新しいOPCモデル、VT5を開発した。この物理ベースの非線形 OPCモデルは、CDのばらつきを招くシリコン・プロセスの様々な伝播、負荷、拡散効果を発見的に捉えることができる。VT5モデルは様々なしきい値ならびに光学的な形状とレイアウト密度パラメータを組み合わせた可変バイアス形状で構成されている。 View Techpubs

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故障モデルおよびテストの業界動向

90nm以降の微細な設計ノードでは、それ以前の設計ノードに比べ、製造テスト上の課題が劇的に増えています。90nm以前の設計ノードで頻発する製造故障は、ブリッジやオープンのようなstuck-atテストで検出できるものが一般的でした。これに対し、微細化プロセスでは、遅延故障が頻発しており、これらの故障はstuck-atテストなどの低速テストでは検出できません。

本稿では、頻発するさまざまな故障モデルとそのテスト方法について解説します。 View Techpubs

スイッチング動作を考慮したTessentの低消費電力テスト - 深刻化する、ICテスト時の電力事情を改善する

今日の最先端集積回路（IC）設計は、無限に続くかに見えるジオメトリの微細化と、増加の一途を辿るアナログ・ブロックとデジタル・ブロック間の統合、さらに電源の低電圧化により、ますます複雑化しています。ポータブル機器向けのワイヤレスIC設計では、設計の複雑さとエネルギー効率へのニーズに対応するため、テスト時の消費電力と電力制御が懸念されるようになってきました。

パワー・マネージメントは、設計レベルと機能レベルの両方で取り組まれています。ダイナミックとスタティックな消費電力をシステムレベルで管理する手法としては、モジュール分割、パワードメイン・ゲーティング、クロック・ゲーティングが利用されています。消費電力を考慮したDFT（Design-For-Test）を計画し、量産テストパターンを作成するにあたっては、テスト時の電力を管理するためにこうした手法を検討する必要があります。

本稿で取り上げる手法により、テスト時間への影響を最小限に抑えつつ、スキャン・シフト時のスイッチング動作を50%（1と0を均等に変化する通常レベル）から25%まで削減することができます。また、キャプチャ時のスイッチング動作も大幅に削減できますが、スイッチング動作の削減率とテスト時間への影響は設計に大きく左右されます。十分に構造化されたデータパスを備え、階層型のきめ細かいクロック・ゲーティング方式を用いた設計であれば、カバレッジを損なうことなく、キャプチャ時のスイッチング動作を10%未満に抑えることができます。 View Techpubs

ロジックBISTの適用範囲と使用方法

ロジックBIST（Built-in Self-Test）を重要なテスト・アプローチかつ有用なメソドロジとして活用できる場面があります。本稿では、Tessent LogicBISTによってサポートされるロジックBISTの一般的な用途とトレードオフについて解説します。 View Techpubs

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あなたのFPGA安全設計は十分安全ですか？

このセミナー資料では、まず何が原因で安全とは言えないFPGA設計になるのかについて、そしてFPGAの安全設計を行うためのアプローチについて見てみます。そしてこれらの問題に対して論理合成をどのように活用することができるか、最後に、実際に設計が安全対策の要求を満たしていることをどのように検証するかについて見ていきます。 View Techpubs

FPGAのパフォーマンス向上のためのリタイミング手法

リタイミングは、1983年にLeisersonおよびSaxeにより提唱された同期回路の最適化テクニックです。それ以降、リタイミングの概念はそれほど幅広く利用され、追求されてきたとは言えませんが、最近になって設計者はより高速な処理、そして高い帯域幅を求めるようになってきました。帯域幅の問題は、ネットワークおよび通信システムにおいて最もよくあるボトルネックとなり、現在でもその状態は続いています。同時に、設計自体もより複雑で、高度なものになってきています。本稿では以下について説明します。

1) FPGA合成ツールにおいてリタイミング機能をどのように実装し、使用するか。

2) リタイミング・アルゴリズムのターゲット・テクノロジとしてFPGAが他のテクノロジより適しているのは何故か。

3) 今日のFPGA合成フローにリタイミングがどのように統合されているか。 View Techpubs

複雑なステートマシンにおけるクオリティ向上

設計中に発生するバグは、その出方に傾向がある。例えばメモリのアクセス、IPブロックとその周囲のタイミング、あるいは複雑なステートマシンなどがその代表例として挙げられます。ステートマシンが複雑になるデザインにおいて、その検証の難しさに対しては、アサーションなどの手法が用いられ始めていますが、そもそもバグを出さないようにするならば、ステートマシンのコーディング時における工夫が必要となります。ステートマシンをコーディングする場合、基本的には現在のステートと、次のステートにフォーカスしていますが、実はここにバグが出る可能性が潜んでおり、これはテキストで記述する場合でも、バブル・ダイアグラムなどのグラフィカル入力を用いる場合でも、差異はありません。HDSにおいて新しく開発された手法は、この点を改善しています。複雑なステートマシンを設計する際に有効な、新しい手法について紹介します。 View Techpubs

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高速制約付きPCBの設計：制約の作成

高速設計の制約の作成には、信号品質、タイミング、クロストークという3つの主要課題があります。信号品質の課題には、レシーバ損傷やデータ・エラー発生の恐れがあるオーバーシュート、リングバック、非単調性などがあります。PCBレベルのタイミング課題とは、終端の影響、レシーバ負荷、トレースのインピーダンスとトレース長などのことで、必ず綿密なタイミング解析を行い、確実にシステム・レベルにおいて適合性を検証する必要があります。クロストーク課題とは、あるトレースがほかのトレースに対して誘発するノイズのことで、信号品質とタイミング両方に影響を及ぼす可能性があります。システムを確実に正確に動作させるには、これらすべての解析が必要で、解析結果に基づいて、トレース長、トポロジ、配置を制御する制約を定義します。同様に、パーツ配置なども制御できます。また、基板の層構成、トレース幅、銅材料の重量などの項目も制約の作成が必要です。高速PCB設計は正確な解析なしでは着手すらできないということは明確ですが、メンター・グラフィックスのHyperLynxを使用すれば、正確な解析を素早く簡単に行うことができます。 View Techpubs

シグナル・インテグリティ解析の基礎

シグナル・インテグリティ解析は初めてですか？基礎知識を広げる必要がありますか？どちらの場合もこの文献はお役に立つでしょう。この文献では、実際に基礎を説明する前に初歩的な内容から説明を始めることとし、「必要な知識とは何か」という質問にお答えします。まず、クリティカル・ネットの識別と解析について紹介します。次に、伝送線路と、高速なエッジレート・シグナルによって生成される高周波ノイズに起因する問題を説明します。最後に、インピーダンスとシグナル・インテグリティという見地からインピーダンスを考察します。 View Techpubs

アバディーン・レポート: 経営幹部にとってプリント基板（PCB）設計が持つ意義

競争が激化する今日の市場において、企業は製品の新たな差別化方法を模索しています。その結果、エレクトロニクスは製品開発に欠かせない大切な要素となりました。この点を踏まえ、プリント基板（PCB）の設計プロセスに注力することで、製品化までの時間の短縮、製品原価の削減、そして製品の差別化を実現できる機会を秘めた、戦略的メリットを得ることができます。Aberdeen Group（アバディーン・グループ）がまとめた本稿では、PCB 設計プロセスの改良を通じてこの目標を達成するための指針を提供していきます。 View Techpubs

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課題が山積する車載設計のブレークスルーとなるシミュレーション

一般的なシステム設計は、機能面と性能面の増大し続けるニーズに応えるため、サイズ全体が大規模になっているだけでなく、アナログとデジタルのハードウェアを統合し、その両方を制御するソフトウェアをスムーズに統合する必要があります。しかし、システム・コンポーネント同士が協調できるように統合作業を行い、検証するには膨大な時間、費用、技術的工数を必要とする場合が少なくありません。また、開発期間の短縮化を求める圧力もますます高まっています。

このような新しい現実に対応するために、新しいプロセスと開発ツールが必要とされています。例えば、さまざまな変化に対応できる高度なコンピュータ・モデルを複雑化したシステムで開発し利用することは以前、予算に恵まれない限り不可能でした。しかし現在は、このようなコンピュータ・モデルが開発プロセス全体の成功にとって、必要不可欠な存在になろうとしています。 View Techpubs

空間ベクトル変調を使用したベクトル制御の誘導電動機シミュレーション

本稿は包括的なベクトル制御の誘導モータ駆動システムの開発について解説しています。定電流パルス幅変調（CRPWM）や空間ベクトル変調（SVM）トポロジを含む電源供給方式の実装と解析についても取り上げます。本稿におけるすべてのデザインの開発およびシミュレーションにSystemVisionが使用されています。 View Techpubs

Xへのコンセプト: 効果的なモデル駆動型開発を実現する10のステップ

モデル駆動型開発（MDD）とは、業界で長い間使用されている用語ですが、設計プロセスを推進する最も効果的な方法として着目され、広く採用されるようになるまでは不遇の時が続きました。
本稿では、MDDを設計プロセスに適用する上での「10大」要素を紹介します。また、こうしたプロセスが従来の考え方からかけ離れていないことや、実装に極端なコストはかからないことも説明します。 View Techpubs

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AUTOSAR開発とラウンドトリップ・エンジニアリング 信頼性を実現する5つのステップ

本稿では、MathWorksのMATLAB、Simulink、Embedded Coder、そしてメンター・グラフィックスのAUTOSARオーサリングツールであるVolcano Vehicle Systems Architect（VSA）を紹介し、アーキテクチャ設計環境とモデルベース設計環境における情報のやり取りと相互運用性について、5つのステップに分けて解説します。 View Techpubs

AUTOSAR開発の鍵となるラウンドトリップ・エンジニアリング

AUTOSARは7年の開発期間を経てついに、本格的な生産体制が整いました。AUTOSARベースの開発プロセスでは数々の多彩なツールが利用されており、ツールどうしのスムーズな連携が非常に重要視されています。本稿では、ツールの相互運用性にとってラウンドトリップ・エンジニアリングが必要不可欠な理由について、メンター・グラフィックスとMathWorksが例をまじえてご紹介します。自動車業界に携わるエンジニアにとって、ラウンドトリップ・エンジニアリングは反復型開発プロセスを進めるうえで欠かせない手法となっています。 View Techpubs

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自動車設計と航空宇宙機器設計におけるエレメカ統合

最近の自動車や航空宇宙機器の電装システムは複雑化が進んでおり、メーカー各社はビジネス・ツールと設計ツールの高度な統合を求めるようになっています。これまでMCAD、ECAD、PLM、PDM、ワークフロー、ERPの各システムはそれぞれの機能だけに着目して選ばれていましたが、これからはツールの統合という観点で選択する必要があります。しかもその統合とは、プロセスのデータをすべて統合できるものでなければなりません。 View Techpubs

知識流失を防ぐ：自動車／航空宇宙産業における知識継承のための方策

職場の高齢化、製品の複雑化、設計検証に関する法規制の強化、設計期間の短縮、設計チームの規模縮小といった問題に直面している多くの企業で今、知識継承が大きな課題となっています。旧来型のソフトウェア設計ツールは図面の作成に重点を置いており、知識の蓄積に関する機能はほとんどありません。これに対し、最近の電気設計ツールはプロセスに重点を置いており、知識の蓄積と継承に関する問題に体系的に対処できます。 View Techpubs

高度化が進むワイヤ・ハーネス設計ツール

本稿では、乗用車、トラック、オフロード車両の電気／電子設計エンジニアが直面している複雑な配線の問題について論じます。まず設計の複雑化を招いている要因として、急速な技術の進歩、安全性や環境保護に関する法規制の強化、消費者ニーズの高度化などの点を指摘した上で、車両の電装システムの複雑化や製造コストの高騰がもたらす影響について考察します。最後に、現在の設計手法に対する改善策を提案し、設計から製造、保守までのフローに特化したツールセットを紹介します。 View Techpubs

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