概要

本稿では、ADVance™ MSによるトップダウン設計とボトムアップ検証フローにおけるCommLib SerDes（シリアライザ/デシリアライザ・アプリケーションのVHDL-AMSビヘイビアモデル・ライブラリ）の使用方法ついて具体的に説明します。 PCI Express 1.1規格準拠のトランスミッタPHYによりコンセプトを例証します。

1. はじめに

PCI Express（PCIe）の2.5GHz SerDes PHYに含まれるPhysical Media Attachment（PMA）レイヤの送信側を例証とし、ADVance MS [1]とCommLib SerDesライブラリ[2]を利用してトップダウン設計とボトムアップ検証を行う場合に必要なビヘイビアモデルの作成方法を具体的に説明します。

PCIeのSerDesには主要な サブファンクションが3つあります。トランスミッタ（TX）、レシーバ（RX）、クロック（TX用PLLとRX用CDR）です。

着目するPCIe PHY TXのミックスシグナル部分は以下のものです（図1でグレーのブロック）。

• シリアル変換レジスタ
• ドライバ
• PLL

これ以外のTXブロックはデジタルデザインなので、ここでは触れません。PCIe PHYのデジタル部分をPhysical Coding Sub-layer（PCS）といいます。

図1: 一般的なSerDesシステム[3]。 トランスミッタのミックスシグナル（グレー）部分が本稿の対象

トランスミッタのミックスシグナル部分（以下トランスミッタ）には次の機能があります。

• 低速なパラレル・データバスを高速なシリアル・データストリームにシリアル変換
• シリアル・データラインにPCI Express規格に定義された出力レベルで高速データを出力
• トランスミッションラインに適合する 終端処理
• 一段目の プリエンファシスによりトランスミッションラインの高周波信号減衰を補正

また、ビーコン信号の 送出とレシーバ検出の機能もPCIe規格を満たす ために必要です。

2節では、トップダウン設計とボトムアップ検証フローの概要を説明します。3節では、トップダウン設計のステップを詳しく説明します。ビヘイビアモデルの作成と検証（3.1）、トランスミッタの動作シミュレーション（3.2）、トランジスタレベル・デザイン（3.3）の項があります。4節と5節で は、ボトムアップ検証の詳細とシミュレーション結果を説明します。6節で は本稿のまとめを行います 。