SystemVerilog for Verification

受講期間4日間
受講費用240,000円(消費税抜)
PASSBOOK4トークン

コース概要

SystemVerilog を使用してテストベンチを構築する検証エンジニアのための4日間の集中コースです。 本コースではオブジェクト指向プログラミング、制約付ランダム、カバレッジを利用した検証、および、内部通信と新データタイプについて説明をします。 そして、テストパタン生成、モニターとスコアボード、機能カバレッジの解析、インタフェースとクロッキングブロックなどを含んだ再利用可能なテストベンチを作成します。 本コースの後半ではSystemVerilog UVM環境の概要について説明します。

コース内容

  • 検証ガイドライン
  • オブジェクト指向プログラミング
  • 制約付ランダムパターン生成
  • 機能カバレッジ
  • テストベンチとデザインとのインタフェース
  • 内部プロセス間通信と同期メカニズム
  • ダイナミック、列挙型配列、そしてキューのような新データタイプの紹介
  • ステートメントと関数
  • UVM(Universal Verification Methodology)の概要 

 

実習ラボ

  • 2値データタイプ検証
  • シングルポートSRAM検証
  • インストラクションスタック
  • マスター/スレーブインタフェースバス検証
  • オブジェクト指向テストベンチ
  • 動的配列を使用してスコアボード
  • メールボックス
  • 制約付ランダムテスト
  • カバレッジと制約付ランダム

受講対象

  • 検証エンジニアまたはSystemVerilogの検証機能を使用し、高度なテストベンチを開発する設計者

前提知識

  • ハードウェア検証の知識や経験を有する方
  • Verilog 2001の知識を有する方

重要なトピック

  • 1日目
    • コース概要
    •  コンセプトとガイドライン
    •  文法、データタイプ
    •  ステートメント
  • 2日目
    •  演算子
    •  配列、構造体とパッケージ
    •  インタフェースとポート
    •  検証環境とテストベンチインタフェース
  • 3日目
    •  オブジェクト指向プログラミング
    •  スコアボード
  • 4日目
    •  制約付ランダム生成
    •  機能カバレッジ
    •  スレッドとプロセス間通信
    •  UVM概要

 

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