SystemVerilog Universal Verification Methodology (UVM)

受講期間3日間
受講費用180,000円(消費税抜)
PASSBOOK3トークン

コース概要

UVM (Universal Verification Methodology) はSystemVerilogを使用して複雑なデザインを検証するためにAccelleraが提案しているメソッドロジーです。 検証エンジニアはUVMの最新機能を使用して再利用可能なテスト環境を構築できます。 このコースではトランザクションレベル検証、制約付ランダム生成、機能検証とスコアボードについて学びます。 UVMテストフェーズ、クラスライブラリ、ファクトリやシーケンサーなどUVMの各機能について説明します。

 

コース内容

  • UVM概要
  • SystemVerilogオブジェクト指向検証のレビュー
  • シーケンスアイテムとシーケンス
  • シーケンサーとドライバ
  • モニターとエージェント
  • 機能カバレッジ
  • 環境と期待値計算およびスコアボード
  • テストとシーケンス
  • ファクトリとUVMコンフィグレーション
  • レジスタレイヤー
     

実習ラボ

  • シンプルなUVMテストベンチとDUT
  • UVMテストベンチの各部品について
  • シーケンスアイテムとシーケンスの定義と実行
  • UVMドライバとシーケンサーの定義と実行
  • UVMモニターとエージェントの定義と実行
  • シミュレーションの実行とカバレッジ
  • UVMスコアボードと環境、そしてDUT出力の検証
  • シーケンス並列実行テスト
  • UVMテスト環境の設定と実行

受講対象

  • 検証エンジニアまたは、再利用可能なテストベンチを開発する設計者

前提知識

  • SystemVerilogの検証構文に関する知識や経験を有する方
  • SystemVerilog for Verificationコースを受講された方

重要なトピック

  • 1日目
    • コース概要
    • SystemVerilog UVM環境の概要
    • UVMトランザクションとシーケンス
    • UVMドライバとシーケンサー
  • 2日目
    • UVMモニターとエージェント
    • UVMカバレッジコレクター
    • UVMスコアボードと環境
    • UVMコンフィグレーションとファクトリ
  • 3日目
    • UVMテストとシーケンス、シーケンサー
    • UVMシーケンスと複雑なテストパターンの生成
    • UVMレジスタレイヤー

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