コース概要

大規模回路の検証手法を習得する講座です。検証時間の増加を抑え、できるだけ効率よく検証結果を得るための各種ノウハウを習得できます。

注）　このコースはHdLab主催のトレーニング・コースとなります。　お申込み方法はこちらをご参照ください。

コース内容

• 検証概念と最新ツールトレンド
• SystemVerilog新しいテストベンチ文法
• ランダム育成と機能カバレッジ
• Fifoとスコアボード
• テスト仕様書を項目構成の考え方
• UMLのハードウェア設計への応用
• アサーションベース検証の実際
• トランザクションモデリング
• 非同期回路の検証

実習ラボ

• Unixベースのシミュレーションツールを使用して演習を行なう
• ランダム関数を使用した通信部の検証
• テスト項目の洗い出し（グループ演習）
• 非同期部分の検証

受講対象

• RTL設計実務経験2年以上