News and Views 2012 Autumn / Vol. 3: IC設計&製造

ミックスシグナルSoCの物理設計の課題に取り組む

1個のチップ上に複数モードの機能を混在させたいという要求の高まりを受けて、ミックスシグナルのシミュレーション・フローが採用されてきました。2つの設計領域を1つの環境で管理するアプローチは、シミュレーション・フローに限らず、物理設計に導入してもメリットが得られます。ロジックドリブン・レイアウトの手法はアナログ設計にも広く受け入れられるようになっており、ポリゴンの手入力はコールバック機能を用いたパラメタライズド・セルとコールバック機能に道を譲りつつあります。今こそ、IC設計のより良い検討と面積の有効利用に向けて、混在言語の設計フローを管理するツールを物理設計環境にも導入する絶好の機会といえるでしょう。

ミックスシグナルSoCの物理設計の課題

SoC設計の複雑化と高機能化により、ミックスシグナルSoCの数が増え続けています。携帯電話、MP3プレーヤー、カメラや補聴器といったエンドユーザ向けアプリケーションにおいては、より多くの機能を1つのデバイスに搭載することが求められています。単一デバイス多機能化へのニーズは、バッテリの長寿命化、低消費電力化、小型化へのニーズとあいまって、1つのチップ上にミックスシグナルの複数のデバイスを実装する開発を加速させてきました。

デジタル設計チームであるか、アナログ設計チームであるかを問わず、デジタルとアナログの両方のブロックを混在させたアプローチを採用する設計チームが増えています。デジタルブロックの検討、実装、組み立てに関する手法は比較的良く定義され、理解されています。デジタルブロックが設計の主体を占める場合は通常、アナログブロックはレイアウト上のほかの部分とは切り離され、抽象化されてブラックボックスとして扱われます。

アナログブロックと小型のデジタルブロックの両方を扱うことの多いアナログ設計チームにとっての問題はより複雑です。アナログ設計チームがアナログブロックの抽象モデルを作成し、それをデジタル設計環境に引き渡すことはまずありません。

物理設計手法とシミュレーション手法の融合

今日、デジタルとアナログの言語と回路図を統合して混在モードのシミュレーションを実行する手法は比較的良く定義され、SoC設計チームによって広く使われています。デジタルブロックとアナログブロックの両方の設計領域とインタフェースを容易に管理し、共通の環境に入力できるユーティリティを活用することで、シミュレーション・プロセスの効率化が図られてきました。

物理設計段階においても、デジタルとアナログの混在を可能にすることで、設計の非常に早い段階からシステムを完全に統合して機能を検証できるようになります。設計上の問題点は早い段階で検出すればするほど解決が容易であり、最終製品が正しく動作することを確認するためのシリコン試作にかかる時間とコストの無駄を省きます。

しかし、こうした手法は物理設計を計画および実装するフローにはまだ導入されていません。チップの検討から実装までを含めたSoCのレイアウト設計フローは、分断された複数の設計手法で構成されています。

ロジックドリブンの物理設計のプランニングと実装

ミックスシグナルSoCのシミュレーション・フローと同様、物理設計環境で物理ソースを扱うことができれば設計チームにとって大きなメリットになります。設計の早期でさまざまなトレードオフを検討できるため、早い段階からチップとブロックを正確にプランニングできるだけでなく、ブロックを迅速に実装および統合できます。

図1. ミックスシグナル設計フローの場合、物理設計段階で2つの流れに分かれるため、正確なフロアプランニングと面積の見積もりが困難
図1. ミックスシグナル設計フローの場合、物理設計段階で2つの流れに分かれるため、正確なフロアプランニングと面積の見積もりが困難

ミックスシグナルSoCのフロアプランニングと面積の推定は、現在でも手作業で行われています。アナログブロックの面積を手動で計算した後、別のツールで計算したデジタルブロックの面積と結合します。このため、外部ツールで計算したデジタルブロックの面積を取り込む工程が必要です。これは物理ソースを処理する設計環境とシミュレーション環境が共通であっても同じことです。

図1.に示すように、ブロックをレイアウトに実装する作業は2つに分かれています。1つはデジタルブロックを自動配置配線ツールに取り込む作業です。配置配線は別グループが担当することもあります。もう1つは、アナログブロックのレイアウトをポリゴン編集や、最近ではパラメタライズド・セルと対話型の配線機能を組み合わせて、カスタムに定義する作業です。

アナログ設計者はまず回路図を入力し、その回路図をSPICE形式に変換してシミュレーションと物理検証を行います。ロジックソースはスケマティック・ドリブン・レイアウト(SDL)のフローに従ってレイアウトを定義する際の入力として使用されるか、またはポリゴンを手動で編集するときのガイドとして用いられます。もっとも、新しいテクノロジによってレイアウトのプロセスをより厳格に管理できるようになったため、手動でのポリゴン編集は一般的ではなくなりました。

言語が混在するチップ全体を組み立てる手法(チップのプランニングを含む)はまだ標準化されていません。このことは、エンドユーザにとってもEDAベンダにとっても、プロセスを改善できる共通の仕組みと手法を定める絶好の機会であると言えます。

技術の微細化がカスタムなロジックドリブン・レイアウトを推進

テクノロジが微細化した影響でデザインルールは劇的に増えています。このため、納期を遵守しながら、これらのルールを覚え、適用しなければならないレイアウト設計者にとって状況は過酷です。その結果、たとえレイアウト設計者がカスタムなレイアウトに対して持つ柔軟性を犠牲にしても、パラメタライズド・セルとコールバック機能を積極的に取り入れようという流れが生まれてきました。

パラメタライズド・セルの使用だけでも個々のデバイスを設計する手間が省けることからレイアウト設計者には効率的です。ポリゴン手入力のようなフルカスタム設計がもつ柔軟性は制限されますが、物理設計のプランニングとレイアウト設計には非常に大きなメリットがあります。

デバイスを手動で設計しないのであれば、アナログ設計にロジックドリブン・レイアウトの設計フローを導入するのが容易になるため、設計チームはスケジュールや回路性能の見通しが立てやすくなります。

パラメタライズド・セルは、デザインルールの面からも電気特性の面からも正しいものになっています。それらは具体的な設計案が作られると、手作業での修正は必要ありません。仕様の変更に応じて、設計案を更新することもできます。物理ソースから得られたデバイス・パラメータに基づいて面積が計算され、ブロックを完全に実装する前にフロアプランに反映できます。

パラメタライズド・セルにはまた、配置とカスタム配線のための接続情報が組み込まれています。従って、レイアウト設計者にとっては、手作業で設計する能力を放棄することなく、ガイド付きの半自動化手法を導入できるチャンスです。

図2. 提案するミックスシグナル物理設計フローの場合、最初の設計段階でデジタルとアナログ双方を考慮した流れとなるため、正確なフロアプランニングと面積の見積もりが可能
図2. 提案するミックスシグナル物理設計フローの場合、最初の設計段階でデジタルとアナログ双方を考慮した流れとなるため、正確なフロアプランニングと面積の見積もりが可能

ミックスシグナル環境の統合

さまざまな設計レベルで論理モデルを記述できる環境であれば、ミックスシグナルSoCのレイアウト設計でどのようにブロックを設計するかを指定できます。

ブロックの記述が完了すると、相互の関係を表す階層構造モデルをレイアウト環境で作り上げ、ブロックの実装段階に移ります。

アナログブロックはこれまで、フルカスタムのボトムアップ方式で設計されてきました。一方、デジタルブロックはトップダウンの論理合成フローで設計されます。図2.に示すような面積推定に基づくフロアプランニングと電源計画を処理できる、階層的な設計モデルの統合環境こそがミックスシグナル設計には理想的です。

デジタルブロックの面積は標準セル・ライブラリの情報を使って概算します。アナログブロックの面積はパラメタライズド・セルに配線オーバーヘッドを考慮して見積もります。ブロックを設計したら、レイアウトにピンを配置できます。ミックスシグナルのレイアウト設計環境では、デジタルとアナログの両方のブロックを変換せずに作成し、組み立てることが可能です。

1つに統合した物理ソースは(デジタルとアナログの)両方の設計フローで使用できます。カスタムなアナログブロックの論理設計ができたら、パラメタライズド・セルとコールバックを使用してロジックドリブン・レイアウトを設計することにより、手動または自動でデバイスを作成および配置できます。セルを配置したら、フライラインをガイドとして参照しながらセル間を接続します。接続は手動でも自動でも可能です。ブロックの検証が終わったら、同じ統合環境のもとでほかのブロックと一緒にしてチップにすることができます。最上位のブロックは手動で接続することも、自動あるいは半自動の配線ツールを使用して接続することもできます。

まとめ

デジタルとアナログの2つの設計領域を1つの物理設計環境に統一することで、手動で実行している実装作業の大部分が不要になります。チップの統合と検証がプロジェクトの最終段階になるまでできないとなると、スケジュールに遅れが生じかねません。アナログブロックにもロジックドリブン・レイアウトとデバイス生成機能を導入することは、これまで手作業に頼っていた設計フローの自動化を進める第一歩と言えます。自動配線ツールをアナログ・レイアウトの設計フローに活用した事例は技術文献でも紹介しています。

テクノロジの微細化が進んだ影響で、物理設計の初期段階に解析を行う必要が出てきました。ロジックドリブン・レイアウトのフローの採用は、解析ツールを使用したプロセスの早い段階で論理データと物理データを統合する設計ツールに道を拓くものです。これにより、設計の早期段階に実装上の問題を特定し、対応できるようになります。この統合されたチップ実装環境は、メンター・グラフィックスのPyxisカスタムIC設計プラットフォームのPyxis Assembleによって構築することが可能です。

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