News and Views 2014 Autumn / Vol. 11: IC設計&製造

3D-ICまで網羅した寄生抽出

3D-ICの寄生成分を完全なアセンブリレベルで抽出した寄生ネットリストを生成し、シミュレーションや回路解析に役立てるための「理想的な」手法とはどのようなものでしょうか。

近年、脚光を浴びつつある3D-IC設計は、扱い可能なフォームファクタを用いて最小コストでデバイスのスケーリングを実現できるアプローチです。その反面、複数のプロセスで製造されるダイを混在させて検証するという課題は依然残っています。

図1. ワイヤボンディングされた3D-IC図1. ワイヤボンディングされた3D-IC

物理検証の進歩には目を見張るものがあり、今日では、3D-ICの個々のダイに対してDRC(デザインルールチェック)やLVS(Layout Versus Schematic)チェックをかけ、プロセスの仕様がなくてもダイ間の相互作用をテストできるようになりました。しかし、タイミング解析や回路整合性チェックの実装は容易なことではありません。と言うのも、3D-ICのタイミングや回路整合性を解析するには、複数のプロセスが混在する回路をデバイスコンポーネントや寄生成分要素も含めて記述できるメソドロジが必要とされるからです。現在研究段階にある新たな技術により、こうした機能を提供できるようになります。

システム全体の寄生成分を記述および抽出しようとすると、ダイ間のインターコネクトをシステムレベルで理解しなければならず、これは極めて困難です。インターコネクト情報は通常、LVSを実行するか、またはLEF/DEFのような配線データベースから接続情報を読み出すかして取得します。いずれの方法も複数のダイ、特にプロセスの異なる複数のダイを網羅するのは困難です。

プロセスの異なる(従って、ファウンドリ提供のLVSデックも異なる)2つのダイが物理的に積層されている3D-ICを例に挙げてみます。そのすべての素子と接続を適切に認識できるLVSデックをコーディングするのは非常に困難です。可能ではありますが、LVSのルールをコーディングするための深い専門知識が不可欠です。しかし、こうした非常に煩雑な作業を避ける方法があるのでご紹介します。

寄生成分抽出の理想形

個々のダイが自身から受ける寄生の影響がほとんどで、ダイ間で受ける寄生の影響無視できるとすれば理想的です。ダイの寄生素子を個別に抽出し、ネットリストに寄生成分を統合すれば済むからです。

メンター・グラフィックスのCalibre 3DSTACKのような3D-ICの検証機能を備えた物理検証ツールを用いると、アセンブリレベルで寄生素子を抽出したネットリストをブラックボックス形式で生成し、ソースネットリストと比較することが可能です。両者に差異がなければ、ダイごとに抽出した寄生成分のネットリストをブラックボックス化されたサブサーキットに取り込むだけで済みます。3D-ICの寄生成分を含むネットリストがアセンブリレベルで生成されるので、さまざまなシミュレーションに活用できます。この手法はまた貫通ビア(TSV)のような設計にも適しています。シミュレーション用のデバイスモデルとして、または寄生素子モデルとして、TSVをダイとともに抽出できます。

一方、ダイ間の相互作用やダイとボール間の相互作用の検証もこれで十分だと言えるでしょうか。

いくつかのカップリングによる相互作用が影響を与えることもあります。例えば、マイクロバンプやバンプの寄生、uバンプ間のカップリング寄生、バンプとダイの最上位レイヤとのカップリング寄生、2つの積層ダイの最上位レイヤ間のカップリング寄生による影響が考えられます。前述のアプローチではこうした相互作用を正しく捉えることができません。しかし工夫を加えることで機能を拡張できます。

寄生素子抽出戦略の改良

3D-IC全体の寄生成分をアセンブリレベルで高精度に抽出するには2つの手法があります。

図2. ダイ間のインタフェースを上下どちらのダイに含めるかを表した3D-ICパッケージの例図2. ダイ間のインタフェースを上下どちらのダイに含めるかを表した3D-ICパッケージの例

1つ目の手法は、ダイ間インタフェースの寄生成分を個別に抽出し、サブサーキットの寄生成分をアセンブリレベルで結合する方法です。別のやり方として、「アセンブリ情報を考慮に入れて」すべてのダイ配置を抽出する方法もあります。後者のやり方は、アセンブリ段階でインタフェースレイヤがどのように相互作用するかを考慮して寄生成分を抽出するものです。

また一方で、「アセンブリ情報を考慮に入れて」すべてのダイの寄生成分を抽出するという手法があります。この場合、ダイ間インタフェースの寄生成分をどちらのダイに含めるかを確認する必要があります。インタフェースの寄生成分を含めるダイのネットリストには、ダイ本来の寄生成分だけでなく、インタフェースの寄生成分も取り込んでおかなければなりません。その他のダイは、インタフェースの寄生成分が二重にカウントされてしまわないように、最上位レイヤの寄生成分のみをネットリストとして抽出します。

ただし、近隣に配置するダイの形状や材質に関する十分なデータがなければ、こうした寄生抽出は不可能です(図2)。下のダイにインタフェースレイヤを含めると、ダイ間インタフェースの寄生成分およびインターポーザと中間のダイまでの寄生成分も合わせて抽出できます。同じように、最上位のダイと上から2番目のダイの間のインタフェースレイヤおよび中間のダイとその上下のダイとのインタフェースレイヤを結合すると、これらのインタフェースに含まれる寄生成分を抽出できます。寄生成分が重複してカウントされることがないように、中間に位置するダイのネットリストを生成するときには、それに接するインタフェースの寄生成分を含めません。つまり、中間ダイの上下のインタフェースレイヤの寄生成分はそれぞれ上と下のダイの寄生成分に結合されます。

インタフェースレイヤ、および上位の1~2層の配線レイヤなどの近隣ダイレイヤといったレイヤ情報を基本のダイレイアウトに付加したダイレイアウト情報を新しい方法で表現できます。この新しいレイアウト表現を参照して、インタフェースレイヤと追加のレイヤの両方の誘電特性と垂直方向の距離を踏まえて寄生成分を再度キャリブレーションします。当然のことですが、近隣のダイ形状からのカップリング寄生成分はランプド寄生成分としてモデリングする必要があります。

しかし現実は、そうそう理想通りにはいかないため、以下に示す追加作業が必要となります。

まず、インタフェース部分の誘電属性と厚みを考慮してダイを再キャリブレーションし直さないと、寄生成分を抽出できません。ただし、従来のキャリブレーション手順に必要な処理を追加する方法であれば、ある程度、手順を簡素化できる可能性もあります。

次に、新たにインターコネクト材料を追加したレイアウト情報に対してLVSを再実行し、素子レベルでネットリストを生成しなければなりません。近隣のダイから素子までの接続を特定する必要がないので、LVSデックにインターコネクトを含めるのは比較的容易であり、プロセスに依存しません。

最後に、アセンブリを考慮して3D-ICの最上位レイヤのネットリストを生成するために、ダイ間インタフェースが属するダイのポートをそのインタフェースの反対側に移動させなくてはなりません。

このアプローチであれば、ダイ間のカップリング寄生成分をダイごとに捉えることができます。理想形に当てはめると、ダイ間インタフェースの寄生成分をアセンブリレベルのネットリストに含めることが可能となり、結果として、3D-ICであってもシミュレーションと回路解析にも最適なアセンブリレベルの完全なネットリストを生成できるようになります。

もっと知りたい! 3D-ICの寄生抽出に役立つ方法あれこれ

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