News and Views 2016 Spring / Vol. 17: IC設計&製造

ダイナミック消費電力を削減する最新技法: データパスの最適化

大きな転換期

IC設計におけるダイナミック消費電力の削減機能は、過去15年以上にわたり、それほど進化したとは言えないのが事実です。確かに、一部の設計チームやEDA専任チームは、PPA(Performance-Power-Area: 性能‐消費電力‐面積)課題を解決すべく、高性能マイクロコントローラのコア領域の低消費電力化などに苦心を重ね、クロックツリーを用いた新たな省電力化テクニックも登場しています。しかし、チップ設計に携わる企業の大部分においては、依然として、合成と配置配線時の面積縮小とリーク電流最適化に基づいて、パワードメインのシャットダウン、マルチボルテージ、クロックゲーティング挿入などの設計技法を用いた消費電力の削減が採られています。

ところが唐突に状況が変化し、ダイナミック消費電力の削減に大きな関心が寄せられるようになりました。物理設計合成と配置配線を大幅に高速化する製品が登場するなか、なぜ今、ダイナミック消費電力なのかと疑問に思う方もいらっしゃるでしょう。世界中の設計チームが、総消費電力とダイナミック消費電力の削減テクニックに改めて注目している原因は一体何なのでしょうか。

これまでの経緯

結論から言うと、FinFETの出現による技術の断絶と、関連するチップ分野を取り巻く環境が原因です。プレーナ構造の従来のMOSFETから、16nm、14nm、10nmプロセスノードのFinFETトランジスタに移行する際、まずモバイルチップの分野が技術の断絶に直面しました。大手モバイルSoC設計企業は早急に最先端プロセスノードへと移行し、最大数のロジックゲートを統合して性能面での優位性を獲得しようとしました。しかし、16nmや14nmプロセスノードへの移行は、予期せぬ変化をもたらしました。FinFETでは、総消費電力に占めるダイナミック消費電力の割合が非常に高いのです。32nmおよび28nmプロセスノードでは、総消費電力中のリーク電流がおよそ20%になることも珍しくなく、稼働率の少ないIPでは40%になる場合もありました。しかし、FinFETに基づくプロセスではリーク電流の占める割合が5%未満と急激に減少します。そこで突然、ダイナミック消費電力を無視できなくなってしまったのです。

最先端FinFETプロセスを扱うチップ設計者に影響を与えたこの技術的断絶は、複数の業界向けチップにおいてダイナミック消費電力の削減が重要視されるようになったタイミングと重なりました。例えば、自動車分野は、インフォテイメントや車内の快適性、膨大な量のセンサのデータ処理を実現するためにますます多くのデジタルチップを搭載した電気自動車を目指してフルスピードで突き進んでいます。IC消費電力の削減は、自動車のバッテリー消耗を防ぐために重要です。CMOSイメージセンサ分野は、積層ダイ設計アプローチとともに、より微細なプロセスノードへの移行が進んでいます。可能な限り多くのロジックをチップに載せるには、消費電力の削減が欠かせません。センサとデジタルロジックを同一チップ上に搭載する場合であっても、かなり大規模な電源供給ユニットが必要となるため、65nmあるいは45nmプロセスのダイナミック消費電力は高くなります。また別の例として、航空宇宙分野を見てみましょう。顧客からの値下げ圧力が厳しく、宇宙空間に打ち上げる、あるいは飛行機で運ぶ物のSWaP(Size, Weight, and Power: サイズ、重量、消費電力)削減が至上命令となっており、半導体の合成、配置、配線の過程における総消費電力の大幅な削減達成に多くの設計チームが積極的に取り組んでいます。この他にも、技術面での物理的要件と市場ニーズの両方に対応するためにダイナミック消費電力の削減が求められるチップ分野の例は、枚挙にいとまがありません。実際、総消費電力、なかでもダイナミック消費電力の削減に大きな関心を持っている設計チームは、増加する一方です。

EDA物理設計でダイナミック消費電力を削減するテクニック

チップ設計コミュニティは、総消費電力、なかでもダイナミック消費電力の削減を切実に求めており、EDAベンダに対して適切なソリューションを提供するよう働きかけています。ここ2、3年の間、RTL設計あるいは合成という設計初期段階や、配置配線のCTS(クロックツリー合成)前の段階で消費電力を削減するための大規模な研究が行われています。その成果の一例として、Taiwan Semiconductor Manufacturing Company(TSMC)主催のシンポジウムでMediaTekが昨年発表した論文をご紹介しましょう。要となる改良点は、複数のフリップフロップから、マルチビットフリップフロップへの自動変更です。MediaTekは、複数のフリップフロップを1個の大規模な標準セルに統合することによって、ワイヤ全体のキャパシタンスの削減に成功しました。ワイヤキャパシタンスの削減は、ネットスイッチング電力(CV2f)の削減に直結します。

ファウンドリやIP企業も、多様なトランジスタ閾値電圧を持つライブラリセル(LVT、SVT、HVT)、さまざまなゲート長を持つトランジスタ、あるいはその他の特性の変更によって消費電力を削減するなど、バラエティに富んだローパワーフリップフロップや複合セルを設計者に提供することによって、消費電力の削減に取り組んできました。2入力あるいは3入力のマルチプレクサの典型的なライブラリセルは、現在、駆動能力ごとに3つから5つのバリエーションを持っています。

しかしごく最近まで、最も初期の物理設計段階でEDAベンダ各社が提供する消費電力削減機能はどれも大差ありませんでした。等しく、マルチビットレジスタや複雑な組み合わせ論理用の一連の機能を備え、タイミングと消費電力のためにクロックデータの最適化に取り組んでいました。

図1. パワー最適化の基本的な設計フロー図1. パワー最適化の基本的な設計フロー

ところがついに、既存ツールとは一線を画し、合成および配置配線作業中にダイナミック消費電力を削減する機能を備えたEDAツールが登場しました。最新版では、セルサイジングをはじめとする論理最適化や物理最適化の標準的な最適化テクニックを通じて、データパスの最適化を達成します。メンター・グラフィックスは、2014年の段階において既に、FinFETがダイナミック消費電力に与えた影響を考慮し、ダイナミック消費電力解析エンジンとデータパス最適化エンジンの抜本的な見直しを行いました。その結実である配置配線製品は、総消費電力の最適化において他製品の追随を許しません。本製品導入にあたるメリットの1つに、これまで使っていた合成、配置、配線の全体的なフローを変更する必要がないことが挙げられます。メンター・グラフィックスは、配置配線の最終段階に、詳細配線済みデータベースに対してパワー最適化を実行するスタンドアロンのツールを提供しています(図1)。リーク電流とダイナミック消費電力の最適化を実行することにより、以前と比較して同等あるいは良好なタイミングを保ち、デザインルールチェック(DRC)クリーンなデータベースを返します。顧客のテープアウト事例において、シグナルインテグリティ(SI)のタイミングがサインオフSTA(静的タイミング解析)でクロージャとなった時点でサインオフパワー解析を実行し、どれだけ消費電力を削減できたかを測定したところ、ブロックによるばらつきはあるものの、8%から12%の追加削減という結果になりました。これはサードパーティ配置配線ツールの全機能を駆使して消費電力を削減した後にもかかわらず、初歩的な最適化を追加実行しただけの結果と考えると、驚異的な数字と言えるでしょう。

今後の展望

EDAベンダ各社は、常に新しい機能を開発し、より高いQoR(結果品質)目標を次々に掲げています。1つだけ確かなのは、一時的に技術的リーダーシップを獲得しても、それが長期的に保証されるわけではないということです。すべてのEDA企業が、総消費電力の最適化ソリューションの改善によってIC設計チームにさらなる価値を提供できるよう積極的に努力しており、業界に大きなメリットをもたらしています。QoR向上とランタイム改善に向け提供しているパワー最適化製品やサービスが、設計者の利益となる適切なものであリ続けられるように、メンター・グラフィックスは今後も継続的な開発努力を続けてまいります。変化する技術に対して絶対に正しい方法など存在しないのも、またEDA業界の常だからです。

今後も、消費電力を削減するより優れたツールの提供を巡る熾烈な戦いが展開されるでしょう。データパス最適化による消費電力削減の改良に、各社が率先して取り組むことが見込まれます。またそれと同時に、配線やクロックなど、別の角度からのパワー最適化技術も進化するでしょう。それらについては、今後のNews & Views onlineで取り上げていこうと思います。