Certe Testbench Studio

レジスタアシスタントテクノロジを備えたUVM/OVMテストベンチ作成と解析

Certe Testbench Studioは、UVMおよびOVMベースのテストベンチを短期間で作成し、細部にわたって完全に把握できる強力なEclipseベースの環境を提供します。

 

Certe Testbench Studioを使用すると、ハードウェア設計者や検証エンジニアは、UVM/OVM/SystemVerilogを活用して、Correct-by-Construction(構築しながら修正する)手法のテストベンチおよびレジスタの開発に取り組むことができます。Certeでは、接続図、複数のクラス関係図、完全なテストベンチオブジェクトブラウザを介して、テストベンチの構造や機能に対する解析的な視点からテストベンチを作成できます。

レジスタアシスタントテクノロジは、レジスタの仕様と管理機能を提供し、プロジェクトのさまざまな設計ルールで必要とされる形式でレジスタとメモリを自動的に生成することで、CerteのCorrect-by-Construction機能を拡張します。このテクノロジは、今日の設計に不可欠な部分であるレジスタドキュメントの自動生成までを網羅しています。

利点と特長

  • 拡張可能なテストベントとプロジェクトレジスタ仕様の作成および解析における生産性を向上
  • Correct-by-Construction手法によるテストベンチとレジスタの設計
  • 一貫した再現可能な方法でOVM/UVMを導入
  • VIPの容易な開発と再利用
  • 一貫性のあるテストベンチコード作成が可能
  • テストベンチの開発およびデバッグ時間を短縮
  • 複雑なテストベンチを解析し統合性を改善
  • 自動ビルド機能
  • ドキュメント化が可能
  • ReqTracerVistaQuesta機能検証プラットフォームHDL Designerとともに、メンター・グラフィックスの高度な検証フローを形成
  • 拡張性を提供するEclipseベース
  • 柔軟かつ拡張可能なテンプレートコードの生成機能
  • 「スマート」なUVM/OVMコードエディタ
  • 静的コードおよびシミュレートされたテストベンチ構造のビジュアル化
  • クラス構成、継承、関係の解析
  • UVM、OVMおよび検証のコンプライアンスルールのチェック
  • UVM、OVM、AVM、SystemVerilogをサポート
  • カスタマイズしたMakefileを自動的に生成
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