FormalPro

等価性チェック

メンター・グラフィックスのFormalProは、回路規模10万ゲート以上のASICおよびICに対してゲートレベルリグレッションテストを行うためのソリューションです。FormalProは、スタティックフォーマル検証手法を用いて設計とゴールデンリファレンスの機能的な等価性を証明します。

 
 

従来のゲートレベルシミュレーションに比べ、この手法では工期を飛躍的に短縮できます。例えばゲートレベルシミュレーションでは数日〜数週間を要する場合でも、FormalProなら数時間、あるいは数分で検証が完了します。10万ゲートを超えるASICの設計フローでは、FormalProは不可欠な検証ツールと言えます。

 

FormalProの用途

  • リグレッションテスト
  • 設計のゲートレベル実装のあらゆるステージを検証
  • 合成からテープアウトまでの工程に対応

特長

  • ASIC/FPGAの検証時間を飛躍的に短縮
  • 2つの設計を比較
    - RTL対ゲート(合成およびECO向け)
    - ゲート対ゲート(レイアウトスピン向け)
    - RTL対RTL(言語変換向け)
  • 最大規模に対応するツール
    - 数百万ゲート規模の検証に対応
    - ASICを分割なしで検証
  • 設計を修正する最短ルート
    - 正確なエラー箇所を特定
    - 同一検証セッション内で修正個所をテスト
  • 先進のFPGAサポート
    - Xilinx, Altera, Actel
    - FVIおよびVIFファイルを自動的セットアップ
    - 生産性を飛躍的に向上
  • デザインエントリおよび初期デバッグ用のGUI
  • リグレッションテストに向けたコマンドラインモード
  • 制約言語とTCLスクリプティング
  • インクリメンタルな検証
    - 変更部分のみを再コンパイル
    - 中間ポイントからの再スタート

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