メラノックス、ギガゲート設計向けにメンター・グラフィックスの Tessent階層型ATPGソリューションを導入

2015年05月20日

メンター・グラフィックス・コーポレーション(本社: 米国オレゴン州、以下メンター・グラフィックス)は、メラノックステクノロジーズ(以下メラノックス)が先端IC設計のテストパターンを生成する複雑さとコストを抑えるために、メンター・グラフィックスの新しいTessent®階層型ATPG(自動テストパターン生成)ソリューションを標準フローとして採用したことを発表しました。メラノックスは、Tessent階層型ATPGソリューションにより、高品質ICのテストに必要な膨大な製造テストパターンの生成にかかる処理時間と使用メモリの大幅削減を実現しました。

「設計サイクルが新しくなるたびにテストパターンの生成時間は長くなり、テストに伴うコストも増加していました。メンター・グラフィックスのTessent階層型ATPGフローを導入したところ、現行の設計のTAT(Turn-Around-Time)を大きく短縮できました。スケーラブルなソリューションであるため、将来にわたって使い続けられると期待しています。」メラノックス、Backend Engineering VP、Evelyn Landman氏は、上記のように語っています。

Tessent階層型ATPGフローは、分割統治法を用いてATPGのタスクを管理しやすい小規模なタスクへと分割します。テスト時間を最短に抑えるために、個々の設計コアに対する独立したテストパターンをまず圧縮し、その後で自動的にチップレベルへとリターゲットし、統合します。続いて、トップレベルのインターコネクトとグルーロジックのテストパターンを圧縮します。クリティカルなテープアウトの段階から最終DFT(Design For Test)と膨大な計算を要するパターン生成の手順を省くことができるので、テストフローの見通しを立てやすくなります。

階層型ATPG手法は、トップレベルですべてのブロックとインターコネクトにATPGを実行する手法と比べて、実行時間とメモリフットプリントを大幅に削減します。通常、実行時間が1/5から1/10まで短縮され、メモリフットプリントはそれ以上に削減できます。すべてのコアでスキャンチャネルを有効活用することで、パターン数の半減とテスト時間の短縮を実現します。

「設計の規模と複雑性に対処するために階層設計手法を導入している顧客は多く、そのほとんどがテストパターン生成フローにも同じく階層手法を採用すべきと考えるようになってきました。メンター・グラフィックスの新しい階層型ATPGソリューションは1億ゲート超の設計にも対応できるスケーラビリティを備えています。加えて、DFTとATPGの工程を設計サイクル初期の段階に前倒し、複数のグループに分散させることでスケジュールも改善します。」メンター・グラフィックス、Tessent DFT and ATPG Products、Product Marketing Director、Stephen Paterasは、上記のように述べています。

メンター・グラフィックスについて
メンター・グラフィックス・コーポレーションは、世界中で成功を収めている電子機器メーカー、半導体企業、電子システム構築ベンダのニーズに応える製品をはじめとし、コンサルティングサービス、受賞歴を誇るサポートサービスを提供する、電子ハードウェアおよびソフトウェア設計開発ソリューションのグローバルリーダーです。1981年に設立されたメンター・グラフィックスは、過去12ヶ月間の売上高としておよそ12.4億米ドルを計上しており、本社はアメリカ合衆国オレゴン州ウィルソンヴィルに所在しています。メンター・グラフィックスについての詳しい情報は、www.mentorg.co.jpをご覧ください。

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