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レイアウトを考慮した故障診断

Posted in: シリコン歩留まり改善

近年、故障診断アルゴリズムは大きな進歩を遂げています。しかし歩留まり解析と故障解析を効率的に進めるためには、一般的に診断ツールが提供する欠陥分類、分解能、精度(故障候補数)では不十分です。レイアウトを考慮した診断が可能なTessent Diagnosisは、上記3項目すべてを改善し、FAエンジニアと歩留まりエンジニアのいずれもが満足できる強力なツールと言えるでしょう。

Tessent Diagnosisはレイアウト情報を活用し、欠陥のタイプに応じて精度と分解能を70 ~ 80%向上するとともに、物理的(レイアウト的)に有意な欠陥タイプの検出をも可能にします。例えばポリゴンレベルのデータのような有意義なレポートからは、物理的欠陥解析(PFA)エンジニアが診断結果を直接確認できます。

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EDT: Embedded Deterministic Test - 高品質で低コストな製造テストのためのDFT技術 -

Posted in: シリコン歩留まり改善

デザインプロセスが0.13μm以下になると、長年使われてきたstuck-atテストだけでは十分な品質を維持することができなくなりました。0.13μm以下のプロセスでは、タイミングに関連したフォルトが増え、高品質を維持するためにはtransitionやpath-delayフォルトを考慮することが不可欠となりました。これらの付加的なテストにより品質を確保できますが、その一方でテストパターンとテスト時間は大幅に増大してしまいます。近年の数千万ゲート規模のASICではstuck-atテストパターンだけでもテスタのメモリの容量を超えてしまうことも珍しくありません。この場合、テストパターンを削って品質を犠牲にするか、またはテストセットを何個かに分けてテスタにリロードしなければなりません。様々なソフトウェアによるパターン圧縮の技術がATPGに適応されましたが、それだけでは十分ではありません。ハードウェアによる圧縮は、テストデータ量やテスト時間を短縮するだけでなく品質レベルを維持、または改善するのに役立ちます。EDT技術を用いれば、現在使用中のスキャンおよびATPG技術をベースにテスト時間を大幅に短縮できるだけではなく、製品の品質の維持と改善に役立てることができます。

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高速チップのためのスキャンベース - At-Speedテスト手法 -

Posted in: シリコン歩留まり改善

スキャンベースのat-speedテスト手法を高速チップに用いる必要性が高まるにつれ、新たな問題が発生しています。この技術文書には、VLSI設計者に新たに要求されるat-speedテストに関すること、それを実現するべく追加されるDFTテクニックの新しい問題点について説明します。高速チップのテスト設計は、SSFF(slow-shift, Fast-functional)に落ち着きつつあるようですが、この手法はATPGに新たな問題点を生み出しています。それについても説明します。

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