Technology Reports 2006

DFR(Design For Reliability)を考慮したDFM(Design For Manufacturing)のための並列手法適用フロー

はじめに

集積回路の歩留まりと長期にわたる信頼性の問題は、今や新しい話題ではありません。業界ではエレクトロマイグレーション(EM)、ホットキャリア注入など欠陥メカニズムを長期にわたり研究してきました。従来、歩留まりと信頼性の問題は主としてファウンドリが管理してきました。製造プロセスの改善により歩留まりを向上させようとプロセス・チェンバー洗浄方法の改善、変動の少ない高度な材料、リソグラフィでの解像度向上技術(O PC:光近接補正等)を含む各種MFD(Manufacturing for Design)テクニックが適用されました。MFR(Manufacturing for Reliability)テクニックは製造プロセスにおいて適用され、チップがファウンドリを出た後の欠陥メカニズムに対する耐性を上げるための手法です。これらの手法では、新しい素材の開発や積層化(銅箔の追加など)により、EM等の現象に影響されにくいインターコネクトを作成しようとする取り組みがなされています。 しかし今や、設計を「壁の向こうに」放り投げて、製造側が歩留まりを確保してくれるだろうと期待することはできなくなりました。ファウンドリは継続してDFMやDFRの改善努力を続けていますが、設計分野でも新たにしなければならない作業があります。すなわち、設計者側でもDFMを適用することによって歩留まりを向上し、更にDFRを適用することにより長期の信頼性を改善することができます。これら2つのソリューションは個別ではなく、併用することによって最良の結果が得られるのです。集積回路の歩留まりと長期にわたる信頼性の問題は、今や新しい話題ではありません。業界ではエレクトロマイグレーション(EM)、ホットキャリア注入など欠陥メカニズムを長期にわたり研究してきました。従来、歩留まりと信頼性の問題は主としてファウンドリが管理してきました。製造プロセスの改善により歩留まりを向上させようとプロセス・チェンバー洗浄方法の改善、変動の少ない高度な材料、リソグラフィでの解像度向上技術(O PC:光近接補正等)を含む各種MFD(Manufacturing for Design)テクニックが適用されました。MFR(Manufacturing for Reliability)テクニックは製造プロセスにおいて適用され、チップがファウンドリを出た後の欠陥メカニズムに対する耐性を上げるための手法です。これらの手法では、新しい素材の開発や積層化(銅箔の追加など)により、EM等の現象に影響されにくいインターコネクトを作成しようとする取り組みがなされています。

しかし今や、設計を「壁の向こうに」放り投げて、製造側が歩留まりを確保してくれるだろうと期待することはできなくなりました。ファウンドリは継続してDFMやDFRの改善努力を続けていますが、設計分野でも新たにしなければならない作業があります。すなわち、設計者側でもDFMを適用することによって歩留まりを向上し、更にDFRを適用することにより長期の信頼性を改善することができます。これら2つのソリューションは個別ではなく、併用することによって最良の結果が得られるのです。

DFM・DFRツール

DFM開発は、変動のモデル化及び、特定の設計方法の歩留まりに対する影響をシミュレートあるいは統計的に予測するツールを中心としていました。これらの影響は、歩留まりに対するロバスト性を高めるために変更を加えるべきフィーチャーとその優先度を設計者に提示します。例としては次のようなものがあります:ルール遵守の影響を予測するための推奨ルール解析ツール;ランダム・パーティクルに対する感受性を予測するためのクリティカル・エリア解析; 長さ、幅の最大値、最小値を計算するプロセス・ウィンドウ解析用リソグラフィ・シミュレーション・ツール;レイヤの厚みの変動を予測する CMP(Chemical Mechanical Polishing)シミュレーション及び密度解析ツール等。また、冗長ビアの追加やダミーのメタル・フィル、ビアメタルのオーバーラップ延長など、歩留まりのロバスト性改善のためによく用いられる設計編集を自動化するためのツールも開発されてきました。

対照的に、DFRは信頼性向上のために、レイアウト設計自体に適用される変更を指します。EMの場合には、インターコネクトの幅を広げることにより電流密度を上げずに電流の流れを増す、あるいは大きな電流が流れるバスには冗長パスを追加することが含まれます。あるブロックの周囲を通すつもりであった電源ネット上の電流が、抵抗の低いパスが存在するブロックの中を通っているという場合も、正しくブロックの周囲を通るよう変更することができます。また、回路をより低い電圧レベルで動作するよう設計し、電流レベルを下げることも可能です。DFRテクニックを成功裏に適用するには、設計者が正しく変更するためのEMメカニズムの正確なモデルと、設計に含まれる弱点を見つけ出す強力な解析ツールが必要です。

DFMをDFRに拡張する

DFMは、機能するチップ(すべての結線が正しく形成されている)を構築する能力と関連しています。しかしながら、すべてのインターコネクト形状が 正しく形成されているからといってシステムが求められる性能目標(速度、消費電力等)を達成できる保証はありません。従って、トランジスタ・レベルから物 理設計を正確にモデル化することが重要となります。正確なポストレイアウト・シミュレーションをするためには、トランジスタの長さ、幅、面積、周囲長だけ ではなく、ナノメータ設計では応力やウェル近接効果のような新しい現象も考慮しなければなりません。

インターコネクト・レベルでは、メタル配線の幅と厚さは「設計通り」にモデル化することはできなくなりました。シリコン上の実際の幅と 厚さは、間隔と材料の局所密度の関連によって決まります。また、光近接効果により、設計された理想的な線幅が変化する場合があり、またCMPは厚さの変化 を引き起こす可能性があります。幅の変動は元の幅と間隔に基づいて計算することができますが、厚さに対しては、局所密度を考慮したより複雑なアプローチが 必要です。

設計は最初サーバーにロードされ、各クライアントがセッションに参加する際、サーバー上の設計の最新の状態をクライアントのメモリ空間に自動的にダウン ロードすることにより、クライアントの初期化と同期化が行われる。一旦クライアントが設計セッションに参加した後は、設計に対する変更をアプリケーション の標準編集ツールを使って行うことができる。

各ラインに対して、ラインを中心としたウィンドウ内で同じレイヤ内の材料の局所密度を計算します。この局所密度とラインの設計幅に基づいて、ファブから支 給されたテーブルあるいは計算式を使って実際の厚さが計算されます。

ナノメータ・プロセスの線幅は非常に微細であるため、スカラーなシート抵抗率の概念はその意味を失います。従来は、材料のバルクでの伝導率と標準厚から、 材料の実効シート抵抗率を調べることが可能でした。これにより寄生素子抽出ツールは導体の2次元形状を元に抵抗値を計算することができたのです(図a)。 90nm、65nmプロセスでは、配線表面の粗さがインターコネクトの全体的抵抗値を決める大きな役割を果たします。

抵抗値を正確にモデル化するには、配線の実際の幅と厚みを知り、表面粗さ効果によるバルク抵抗値のテーブルを使用しなければなりません。

これらの現象はすべて回路のパフォーマンスに影響を及ぼすものであり、設計したままの寸法ではない実際のシリコンを正確にモデル化することの必要性が改め て理解できます。

製造とのギャップを埋める

DFMでは、製造チームが使用しているツールと矛盾しないツールを活用することが賢明であり、これにより各種の情報を正確かつシームレスにレイアウト設計者にフィードバックすることが可能となります。

特にLFDは、製造者が実績のあるRETのレシピ、プロセス・ウィンドウ範囲内でプロセス・モデルのモデル化、それらを特定のデザイン変動シミュレーションに活用することで効果が得られます。洗練され高い精度で調整され、標準的な条件下の製造実績のプロセス・モデル、各プロセス・ウィンドウにおいても同様に動作することが重要です。製造で使用されないRETツールでは、標準的な条件下でも正確な結果を得られることはほとんどなく、異なるプロセス・ウィンドウではなおさらです。130nmのプロセスでは簡単な光学モデル、90nm以降のプロセスでは調整された光学、レジスト、およびエッチングモデルの使用が必須となります。

エネルギーやドーズ条件、RET設定、プロセス・モデル、チェック対象となるパラメータ可能なモデルを含む「LFDキット」は、一連のタスクをASCIIフォーマットで記述したわかりやすいチェック結果データベースとして提供可能です。さらに、ファウンドリ(特にファウンドリ-ファブレスのビジネス・モデルの場合)はIP(Intellectual Property)の流出を恐れ、データの公開をためらっていましたが、そのフローの中ではファウンドリの製造設定に関するIP保護のためのコンパイルと暗号化が可能です。

正確なモデル化の必要性

 これまで、エレクトロマイグレーション解析は設計した寸法(幅と長さ)から計算された寄生抵抗値を基にできていました。電流密度は単に、配線を通る電流 を幅で割れば算出できたのです。しかし幅と厚さもレイアウト自体によって変化することが知られている今、この比較的シンプルなアプローチでは十分な精度が 得られなくなりました。

図a、b:抵抗値の計算だけをとっても、非常に複雑化している:( a )は抵抗値と厚さが一定であると仮定する従来のモデル、( b )は抵抗値が幅、間隔、局所密度によって決まる現在のモデル (クリックする図a、b:抵抗値の計算だけをとっても、非常に複雑化している:( a )は抵抗値と厚さが一定であると仮定する従来のモデル、( b )は抵抗値が幅、間隔、局所密度によって決まる現在のモデル (クリックする

配線の抵抗値が幅、間隔、密度の複雑な関係により変化するのみならず、電流密度も当然、これらのパラメータによって決まります。設計した通りの寸法を基に 信頼性解析することは、状況によって過度に楽観的、あるいは過度に悲観的な結果を生み出すことになります。例えば、配線の実際の厚さは、公称値よりも厚い 場所もあれば、薄い場所もあるでしょう。

ナノメータ・スケールの製造では、レイアウト設計で描画された形状に基づいてチップを構築することは不可能になっています。許容できる歩留まりを達成する には、製造上の限界を補正するための新たな工程が必要となります。

これらの工程を追加したとしても、例えば、配線の製造後の寸法は設計したものとは若干異なります。事態をより複雑にする要素として、従来グローバルに一定 であった要素(厚さ)が今やパターン依存となったことが挙げられます。これは寄生抵抗、寄生容量の計算を複雑にするだけでなく、EM解析も複雑にしていま す。各線分の寄生素子モデルには、幅、間隔、密度の関係で計算される抵抗値のみならず、実際の幅と厚さを使った電流密度の計算も含めなければなりません。

歩留まり(MFD)と信頼性(MFR)の制御に対する従来の「ファブ依存」のアプローチは、高い歩留まりと信頼性でコスト効率の良いチップを製造するには 不十分なものとなりました。製造上の各種の取り組みと並行して、設計エンジニアも設計テクニックで歩留まり(DFM)と信頼性(DFR)の改善に貢献しな ければなりません。しかし、DFMおよびDFRフローの導入にあたっては、これら2つのフローをマージし、DFM解析から得られた「製造後」の情報を信頼 性ツールに入力し、正確なDFRフローが実現できるようにすることが重要となるでしょう。設計者がDFMとDFRをマージし、ファウンドリがMFRと MFDを同様に完成してはじめて、高い歩留まりと信頼性を持つチップが製造可能となるのです。