Technology Reports 2006

アナログ・ミックスシグナルフルチップ検証の最終解

より洗練されたミックスシグナル検証

デジタル・アナログ混在回路で、回路規模の増加に伴うスパイスシミュレーション時間はプロダクティビティに対して深刻な影響を与えます。スパイスシミュレーション時間が数日、数週間となると開発期間内でのトップレベルの未検証が、エンジニアサンプルに最悪は欠陥をもたらす可能性もあります。例えば仕様変更が開発期間後半に入ってしまった時には、トップレベル検証を未実行のままマスクアウトするか、または開発期日の調整の判断を迫られるでしょう。未検証の場合は後追いで、たとえシミュレーション時間が数日、数週間レベルでもシミュレーションを実行可能な時は、不具合箇所の特定が可能ですが、問題は実行できないケースです。寄生素子を考慮するアッパープロセスのアプリケーションでは回路規模増加に起因するシミュレーションカーネルのハングアップはいきなり発生します。メンター・グラフィックス(以下メンター)では様々なミックスシグナル検証のカーネルをラインアップしており、検証フェーズ、精度クライテリアに応じてそれらを組み合わせ、選択するソリューションを確立しています。以下にアナログ・ミックスシグナル製品概要(以下AMS製品)と、ワールドワイドのADVance MS(以下ADMS)関連ユーザーの成功事例発表から抜粋した世界トップレベルの検証トレンドをご紹介します。

ADMSが包括する強固なアナログシミュレーションエンジン

   現在、メンターのAMS製品はSPICEシミュレータのEldo、ハーモニックバランスRFシミュレーターの Eldo RF、2種類のFast SPICE、MachTA、そしてそれらを統合するミックスシグナル・シミュレータのADMSとなります。

 ADMSはVHDL、VHDL-AMS、Verilog、Verilog-AMS、SystemC、 System Verilog、トランジスタレベルSPICEならびにC言語を含む業界標準の設計言語のほとんどをサポートしており、アナログに対してはEldo、デジタルに対してはModelSimという高いパフォーマンスを備えた、実績豊富なシミュレーション技術に基づいて構築されています。特にアナログ・ミックスシグナル検証に重要なアナログシミュレーションが強固であるというのが、ADMSの強みです。リライアビリティ、DCミスマッチ等今後のプロセスには必要不可欠な検証機能をいち早く取り入れ、また既に実設計においてそれらに充分な経験を持っているEldo、業界で初めてADMSにシングルカーネルでのインテグレーションをされているイベントドリブンFastSPICEのMachTAと、それと対極となるタイムステップドリブンFast SPICEのの選択が可能です。

  いかなる階層にも自由にSPICE、RFブロックからデジタル・アナログ言語を配置可能な様に、柔軟なアーキテクチャと広範囲なテクノロジにより、 ADMSはアナログ主体、デジタル主体、どちらのミックスシグナル設計手法に対しても、トップダウン設計およびボトムアップ検証をサポート可能です。また後述するADMSを用いたチェッカーボード検証を円滑に実行するADVance VCBも今年リリースされました。ADMSは現在世界中で180社を超えるお客様に使用されており、ブロックレベルではADMSのスパイスカーネルの Eldoを使用し、TOPレベルでは更に各種言語、Fast SPICEを併用したADMSでの検証が行われ、トップ・ボトム間で整合性の取れた検証が可能になります。

図1:AMSシミュレーションテクノロジ 図1:AMSシミュレーションテクノロジ

新製品に関して

   Fast SPICEシミュレーション技術は、台湾のEDA企業、EverCAD Software Corp.によって開発され、そのEverCAD Software Corp.をメンターが2006年1月に買収しました。この技術は、トランジスタレベル・シミュレーションを従来のアナログSPICEシミュレーションに匹敵する精度で実行しながら、数百万トランジスタ規模に対応し、従来と比較して10~100倍のシミュレーション速度の改善を行います。ADiTは様々な独自技術により、トランジスタレベルのミックスシグナル・アプリケーションに対する最高のFast SPICEシミュレータとして定評があり、特にチップ内部生成の電源電圧を持つミックスシグナル回路にも効果的です。

 メンターは、ADiT技術をMachTA同様ADMSに統合しています。ADiT技術の統合により、ADMSのユーザーはミックスシグナル回路のトランジスタレベル部分に対して、高い精度を持つEldoアナログ・シミュレータを使うか、あるいは高いパフォーマンスを特徴とするADiTまたはMachTA を使うかを選択できます。ADMS独自のシングルカーネル・シミュレーション技術はModelSim、Eldo、ADiT、MachTA間で最適なシミュレーション・パフォーマンスを保証し、ミックスシグナル・シミュレーションの全体的効率を最大限に高めています。

 「複数のミックスシグナル設計プロジェクトにおいてADiTが見せたパフォーマンスに強い印象を受けました。ADiTを使用することによりタイム・トゥ・マーケット条件を達成することができたのです。ADiTは現在、弊社の0.13ミクロン以下のプロセスをターゲットとしたミックスシグナルIP向けの標準サインオフ・ツールの一つとなっています。」UMCのDirector of Design Support Division、KenLiou氏はこのように述べています。

AMS検証トレンド

 VHDLAMS、VerilogAMS等アナログビヘビアモデルを使用したトップダウン検証のアプローチは多くのお客様が実行されています。ベネフィットは、回路の系を設計早期に安定させ、トップレベルでの潜在的な仕様ミス、接続ミスを洗い出し、テストベンチを含めたトップレベルの情報を下位階層にいち早く反映させることです。

 フルチップ検証前のビヘビアモデルの作成工数、またどの程度の電気的特性をモデルに反映するかは、検証スタイルや設計のフェーズにより異なりますが、多くの事例では必要最低限の特性を記述した使用実績のあるビヘビアモデルをフルチップ検証に適用する事が、設計工数に影響を与えない現実的な手法となります。その上でクリティカルな電気的特性の反映として、必要最小限の部分のアナログ特性を記述したファンクションモデルと、クリティカルな部分をSPICE にして、残りのパートにデジタルモデルを使用したチェッカーボード検証を使用することで、モデルの検証リソースの軽減が可能となり、よりSPICEレベルに近い高速なシミュレーションが実現可能です。

 今後、異なる周波数ドメインが存在するデザインで、またその周波数が大きくかけ離れる程、ビヘビアモデルを有効に活用したチェッカーボード検証が大きく貢献すると思われます。

 回路規模の増加に伴い、検証スタイルが徐々に変化してきており、45nmプロセスのデジアナ混在SoCでは、1プロジェクトで6000本以上のシミュレーションを流す必要があるとのあるお客様の発表からも、ビヘビアモデルとADMSとADVance VCBを使用したチェッカーボード検証は、トップダウン-ボトムアップ双方のフローで今後ますますニーズが増加する傾向がうかがえます。

チェッカーボード検証

 メンターが推奨するトップレベル検証のテクニックとしてチェッカーボード検証が挙げられます。これは文字通りチェカーフラッグの様にクリティカルなブロックをSPICEとして取り扱い、その他の部分は抽象度を変えた言語を使用して、ミックスシグナル・シミュレータの、特にスパイス部分のカーネルの負荷を軽減して、高速にトップレベルのシミュレーションを実行する手法です。パフォーマンスに関しては、置き換えるブロックの動作周波数、削減するトランジスタ数、回路トポロジ等様々な原因に依存しますが、従来のSPICE+Verilog/VHDLの手法と比べて、100倍以上高速化を図れた例は多くの実デザインで実証されています。特に回路仕様が頻繁に変更されますが、設計TATに制約があるデザインでは、マスクアウト前の最終検証で真価を発揮します。この手法で重要なのは、いかに効率的にビヘビアモデルを使用するかということ、またそれらを取り込んだ複数のトップレベルネットリストの管理、運用面の向上です。効率的に複数のジョブを同時に実行することで、効果は劇的に向上します。

図2:チェッカーボード検証図2:チェッカーボード検証

PLLでのチェッカーボード検証例

 最後にチェッカーボード検証をPLLに適用したケースをご紹介します。PLLの系からそれぞれのブロックの電気的特性を最終検証する際には、対象ブロックをSPICEにして残りのブロックにビヘビアモデルを使用することでより高速な検証が可能です。このシミュレーションは小規模な回路での実行ですが、大規模なワンチップレベルの回路ではより効率的な検証が可能です。

図3:PLLブロックダイアグラム図3:PLLブロックダイアグラム

 通常パフォーマンスの改善率はSPICEエレメント数の削減率(ビヘビアモデルへの置換)と置き換えるブロックのアクティビティに影響されます。このケースでは先ずVCOを置き換えることが、アクティビティとSPICEの削減率の観点から、パフォーマンス改善には効果的であるということを示しており、逆にこのケースではCharge-Pumpはあまりパフォーマンス改善を期待できないということが分かります。

 全てのブロックをビヘビアモデルに置き換えるのではなく、パフォーマンス改善効率が少ないブロックに関しては、SPICEで処理する”効率的な”コンフィグレーション策定もチェッカーボード検証の前提であり、前述したADVance VCBでより効率的に策定を行うことが可能です。

図4:チェッカーボード検証、各コンフィグレーションでの素子数とCPUタイム図4:チェッカーボード検証、各コンフィグレーションでの素子数とCPUタイム