Technology Reports 2007

Crossing the Chasm: プロセス変動を設計フローで考慮する

はじめに

 今日のレイアウト図形の微細化、配線の狭ピッチ化、センシティブな製造プロセスなどから、ウエハから許容できる歩留まりを確保することはますます難しくなっています。0.35um、0.25umプロセス・ノードでは、デザインはほぼ意図した通りに製造でき、歩留まりも短期間に安定化させることができました。しかしナノメータ設計では、設計者が意図した通りのパターンイメージを高い信頼性でシリコン上に転写することは難しく、まして妥当な期間で許容できる歩留まりを得ることは困難です。180nmのプロセス・ノードにおいては、シリコンを正常動作させるために、デザインに RET(解像度向上技術:Resolution Enhancement Technologies)を適用することがファウンドリにとって必須となり、130nm以下のプロセス・ノードでは、RETを抜きにして製造の成功は望めません。この作業は標準的なプロセス条件下でも厳しいものですが、異なるプロセス条件下でのパターン転写忠実性確保はさらに大きな課題となります。

なぜ歩留まりの低下は起こるのでしょう?微細化が進むと、欠陥の主要因も変化します。従来のプロセスの歩留まりは、チップやマスクに対してショートやオープンを引き起こす、製造プロセス工程での副次的なゴミやパーティクルを主因とするランダム欠陥に左右されていました。しかしながらナノメータ・プロセスにおける歩留まり低下は、パターン依存性(システマティック欠陥とも呼ばれます)が主な要因となっています。これらの欠陥は、シリコン製造の基本的要素を司る露光時の光の波長よりも図形寸法が小さくなったことに起因しています。この状況は、設計側と製造側の双方が歩み寄り、互いに設計フロー全体に関与する方向へと変化をもたらしつつあります。

従来、デザインのハンドオフ後のシリコン転写忠実性を保証するのはファウンドリの責任でした。これはOPCのようなポストレイアウトRET処理で対処されてきました。しかし、パターンイメージの転写忠実性を保証するのにマスク図形を微調整するだけではもはや不十分です。このような理由から、ファブレスやファウンドリ各社では、ナノメータによる影響の解析と管理を行うDFM(Design For Manufacturing)ソリューションを用いた歩留まり向上の手法を模索しています。

プロセス変動の問題

   設計側と製造側の双方にとっての懸念領域の1つに、プロセス・ウィンドウにおける変動にどう対応するかという問題が挙げられます。設計工程の各ステージで、デザインの製造可能性に対してプロセス変動がどのように影響するかが異なる手法で確認されます。例えば、 SPICEモデルを使用する設計者の場合は、PVT(Process/Voltage/Temperature)ウィンドウに着目し、それらのパラメータ変動が製造可能性にどう影響するかを確認します。一方、リソグラフィ技術者の場合は、プロセス・ウィンドウに着目し、マスク図形転写が可能な限りにおいて、エネルギー・ドーズ条件範囲とフォーカス条件範囲を確認します。

これら2種類の指標は、PVT がベースラインとなるリソグラフィック・プロセス・ウィンドウを考慮するという点からも、全く無関係とはいえません。しかしながら、リソグラフィック・プロセス・ウィンドウが静的なものではなく、実際には隣接するフィーチャー間で大きく変動するという事象に、PVT ウィンドウは対応できません。このようなことから、ナノメータ設計では、厳密な DRC ベースの手法でプロセス要件をモデル化しようとしても、プロセス・ウィンドウの変動への対応や、その制御を行うことはできません。

設計側と製造側の双方は DFM が新しい考え方ではないことを理解しています。DRC はレイアウト仕様が製造要件に合致しているかを Pass/Fail ルールを通して判定するために作成され、SPICE モデルはシミュレーションとタイミング・チェック向けにデバイスをキャラクタライズするために使用されました。ナノメータの課題が増大するにともない、 DRC の役割は、寄生抵抗容量の抽出やシミュレーションと共に大きくなってきました。現在では、銅配線プロセス、ダミーメタル挿入、ビア挿入、平坦化技術、アンテナ効果、および配線間隔拡張のように、歩留まり結果に悪影響を与え、クリーンなサインオフ実現の妨げとなり得る、沢山の新たな影響因子や相互依存性の解析と管理に使用されています。しかしながら、プロセス・ノードが進むにつれて設計ルールと DFM ルールおよびモデルが指数関数的に増え続けることで、サインオフが更に複雑で時間がかかるものになるという予期せぬ結果が生じました。

現在、130nm や 90nm のプロセスを利用している設計者は高度な DRC 機能を活用するだけでなく、歩留まり向上に向けた変更が可能なレイアウト領域のデータを提供するファウンドリ推奨ルールを活用している場合もあります。これらの手法は歩留まり向上の確率を確実に上げますが、特定のデザインが特定のプロセスにおいてどのように形成されるかに関する詳細情報を含むファウンドリ・データを DFM 手法で提供する必要があります。この機能が、LFD(Litho-Friendly Design)として知られる、先端DFM技術の主要な利点です。

Litho-Friendly Design のコンセプト

プロセス変動に対応した設計に積極的に取り組むには、プロセス・ウィンドウにまたがる製造効果シミュレーションを可 能にする基盤整備が必須となります。しかしながら、設計と製造の間に大きな溝がある中、このような基盤整備を如何にして成功に導くことができるでしょう か?製造データを活用する手法を採用し、不正確性や矛盾性が生じる手法を避けるしかありません。

LFD は、指定された製造プロセスの変動に対して影響を受けにくい設計を作成することにより、歩留まりの向上を可能にするものです。プロセス・ウィンドウの各種 効果に対する情報をとらえることにより、設計者がレイアウトを改善して製造結果をより良くコントロールできるようにします。LFD を用いることで、レイアウト設計者は特定のチップのパターン転写性におけるプロセス変動の影響を予測でき、デザインのロバスト性が向上し、プロセス・ウィ ンドウの変動影響を受けにくくなります。

LFDチェックは以下の3つの重要なタスクを実行します:

  • 最適な条件下だけでなく、与えられたドーズ/フォーカス条件の範囲でデザインがどのような形状になるのかについてのデータを収集します。
  • 特定の欠陥、または歩留まり阻害条件を予測します。
  • 設計の各部分に対し、その部分が特定のプロセス・ウィンドウ下で良好に製造できるかを表す製造可能性のスコアを提示します。

レイアウト及びそのレイアウトが製造時の変動に対してどう応答することが予想されるかといった情報は、PV(Process Variation)バンドを使った高度なテクニックを使って収集されます。PV バンドとは、プロセスが変動したときにどれだけパターン形状が影響を受けるかを表す図形です。この図形(図1、2)は、プロセス条件が変動した場合のシリ コン上の図形転写領域を示します。PV バンドは、様々なプロセス条件におけるシリコン上のパターン・イメージを計算し、それらのイメージをバンド図形としてまとめることにより生成されます。 PV バンドを生成するには、中間層である post-RET 層を作成する必要があります。この層に対してシミュレーションが行われ、シリコン上のパターン・イメージが生成されます。

図1. 高度な LFD ツールは PV(Process Variation)バンドを使用し、ピンチング、ブリッジング、エリア・オーバーラップ、および CD 変動性など、よく発生する不良モードを予測しま図1. 高度な LFD ツールは PV(Process Variation)バンドを使用し、ピンチング、ブリッジング、エリア・オーバーラップ、および CD 変動性など、よく発生する不良モードを予測しま

図2:ポリ・ゲートに対する PV バンドの拡大イメージ : アクティブ層(灰色)、ポリ層(赤)、ポリ層の PV バンド(青)図2:ポリ・ゲートに対する PV バンドの拡大イメージ : アクティブ層(灰色)、ポリ層(赤)、ポリ層の PV バンド(青)

PV バンドは、頻繁に発生する4つの不良モードであるピンチング、ブリッジング、エリア・オーバーラップ、CD 変動を含め、さまざまな視点から歩留まり不良を予測します。不良モードの予測はLFDルールという形に置き換えられます。LFD ルールは、設計者が設計過程において危険な領域を解析するために用いるものです。LFD の不良検出ルールは、プロセス変動によるパターン・イメージの変化が製造、タイミング、電力の見地から重大なエラーにつながる可能性がある領域を判定するものです。通常の設計ルール違反はエッジの移動(フィーチャーの小型化)や形状変更(コーナーのクリップ)により修正できますが、LFD ルールでは多くの場合レイアウト図形の配置構成にまで踏み込んだ変更が求められます。