2022年9月8日開催@東京コンファレンスセンター・品川 & オンライン配信
DX実現のためのデジタルスレッドの構築方法について、その実現を加速させる様々な要素技術、デジタルツインやモデルベース・エンジニアリング（MBE）などの方法論も含め、ユーザ事例と最新ロードマップを交えながら、企業を取り巻く各種のエコシステムの観点から業界エキスパートが講演
2022年7月28日開催ライブウェビナー
特別招待講演としてASA Microsystems、社長、三輪 晴治氏をお迎えし、「日本半導体産業の寿命 ～ 新しい半導体製品をどんどん開発するために何がどうあるべきか ～」と題しまして、お届けいたします。
2022年8月3日開催ライブウェビナー
昨今のテクノロジの進化により、多くの電子機器で、より高い機能を実現しつつ小型化・高密度化を進めることが求められています。複数のプリント基板（PCB）でシステムを構成する製品の場合、PCBの基板設計は筐体との距離だけでなく他のPCB上の部品との距離も考慮した設計が必要となります。
2022年8月19日開催ウェビナー
FPGA向け等価性検証技術でいかにインプリメンテーション時の不具合の混入リスクや課題を克服するか、さらに必要な検証手法と顧客事例をご紹介いたします。
2022年9月16日開催ウェビナー
高速通信プロトコルを用いたシステムの開発には、テストベンチ上で対象LSI/FPGAの対向モデルを使用したり、通信システム間でのプロトコル準拠をモニタチェックする検証方法が一般的で、これらに使用されるモデルを検証IPと呼びます。本ウェビナーでは、UVMを用いた検証IPの仕組み、DUTとテストベンチの構築方法、実現可能なテストシナリオを、デモを交えてご紹介いたします。
2022年10月19日開催ライブウェビナー
基板を製造する前にスイッチング電源やPDNの設計品質の確保を確認する手法として、ディレーティング、回路解析、デザインルールチェック（DRC）、ターゲットインピーダンスの達成などをいち早く確認する方法などについてご紹介いたします。
オンデマンドウェビナー
チップのばらつきの測定やタイミング・モデルを生成し、一貫して正確な機械学習の回答を作成するために使用される、シーメンスEDAの最新手法をご紹介いたします。
LSI開発の視点から、CIの運用方法におけるDesign Qualificationの重要性について解説します。
XpeditionのI/O最適化テクノロジは、多ピン数で構成されたFPGAI/O最適化に関する課題に対応するために、FPGAオンボード統合プロセスを容易にする機能セットを提供します。HDL設計環境とPCBでの物理的実装の間のインタフェースが、市場投入までの時間と製造コストの両方を大幅に削減します。
RISC-Vの背景、検証の課題とシーメンスEDAのフォーマル検証手法を適用したRISC-Vインテグリティ検証ソリューションをご紹介いたします。
従来の実機検証、測定による伝熱計測、解析結果をROM技術と、スタティック／ダイナミックな回路動作、アクチュエータを含むサブシステム・シミュレーション技術を融合することによる最新のMBE手法をご紹介いたします。
RTLでのパワー解析結果から設計の下流での影響を先読みするための知識と、それに基づくパワー課題を設計の下流に持ち越さないRTLパワー最適化（手動、自動問わず）への活かし方について解説いたします。
PCB設計はもとより実装されるパッケージ、さらには内蔵されるダイのピンアサインまでを最適化するテクノロジを搭載したXpeditionのパッケージ設計技術について詳しくご紹介いたします。
設計早期のダーティデザインに対する検証ソリューションとして、Calibre nmDRC ReconとCalibre nmLVS Recon、レイアウト設計効率化ソリューションとして、Calibre RealTime CustomとCalibre RealTime Digitalをご紹介いたします。
2022年2月28日から3月3日にかけて行われたDVCon US 2022の開催概要の報告を始め、日本ではあまり聞くことができない興味深いセッションのいくつかを厳選してご紹介いたします。
Catapult高位合成プラットフォームでのNVIDIA MatchLibの使用方法を、いくつかのAXI4 SOCデモ例を用いて具体的に解説いたします。
トップレベルの階層設計とブロックレベルの物理実装のための配置配線プラットフォームであるAprisaの機能のご紹介を通じて、最先端かつ大規模なチップ設計における課題と解決するためのテクノロジについて、それらの適用による効果の実例を交えながら解説いたします。また、P&Rフローでは必須とも言えるパワーインテグリティ解析について、設計初期からサインオフまで、デジタルとアナログ両方に対応した業界初のソリューションであるmPowerも併せてご紹介いたします。
Catapult高位合成および高位検証プラットフォームを利用することで、RTL機能検証をいかにシフトレフトできるかについて、AC ChannelとAC Syncを使ったインタフェース検証にフォーカスして解説いたします。
2022年5月11日開催ライブウェビナー
HyperLynx SI/PI/Advanced SolverにおけるVX.2.10の新機能とZ-Plannerのご紹介、また、このバージョンから新たに登場した、HyperLynx App Explorerや弊社のシミュレータ群を用途に応じて選択してご利用可能なHyperLynx Stationライセンスについてご紹介いたします。
シーメンスが長年の経験から培った手法によってNPIフローの課題を解決する方法や、ベストプラクティスNPIフローの導入によってもたらされる変化とメリットについてご紹介するとともに、電気設計者が製造メーカーとのコミュニケーションにより最適なPCBスタックアップを検討するための仕組みについても併せてご紹介いたします。
アサーションベース検証の紹介に加え、その導入を成功させるためにプロジェクトに求められる一連のプロセスガイドラインをご紹介いたします。
Catapultの高位合成と高位検証機能を活用することで、仮想環境／バーチャル・プロトタイピング環境で得られたSystemコンセプトやSystemタイムバジェットを、最小限の変更で再利用し、極めて効率的なハードウェア実装が可能となることについて解説いたします。
本ウェビナーでは、設計初期からサインオフまで、デジタルとアナログ両方に対応した業界初のソリューションであるmPowerについて解説いたします。またウェビナー後半では、mPowerに最適なSPICEエンジンであるAnalog FastSPICE (AFS) eXTremeも併せてご紹介いたします。
セーフティメカニズムの評価・検討を精度高く行うことで、手戻りを防ぐと共に、効率的な故障注入検証を行い、目標とするメトリックの達成を実現するためのワークフローをご紹介いたします。
EMI実測結果から、HyperLynx Advanced Solversを活用したEMI対策案検証方法や、HyperLynxSI/PI/Advanced Solversの結果からHyperLynxDRCのルールパラメータへのフィードバック考え方についてご紹介いたします。
半導体IPコアは設計期間短縮に大きく貢献しますが、Libertyや レイアウト、SDF、SPICE、Verilogなど様々な書式かつ大量のファイルで構成されており、これら全て整合していることが大前提です。しかし、相互に一貫性を保つことは予想以上に困難であることも周知の事実であり、本ウェビナーでは、IP品質の低下につながる事例とそれらが引き起こす影響に対する解決策をご紹介いたします。
シーメンスが提案するアナログカスタムIC設計のシミュレーションフローの概要について説明いたします。
Catapult高位合成および高位検証プラットフォームを利用することで、RTL機能検証をいかにシフトレフトできるかについてご紹介いたします。
Simulinkによる浮動小数点アルゴリズムモデルを高位合成＆検証プラットフォームCatapultを利用により、圧倒的に早く効率的に、高品質なRTLモデル開発が可能であることを解説いたします。
「UVMを学びたいけど、敷居が高い」、「チーム内に専任者を置けないので無理」といった、UVM導入の手前で立ち止まっているお客様の背中を押すウェビナーです。
AMS検証の課題について詳しく取り上げ、シーメンスEDAのAMSプラットフォームと手法を使って、課題にどのように対処できるかを解説いたします。また、顧客のケーススタディについてもご紹介いたします。
シーメンスEDAが提供するPowerPro Designerの強力なパワー削減機能をFPGAデザインに適用して不要に高い動作周波数を抑える方策と、それによるダイナミックパワー削減効果の確認方法について解説いたします。
OneSpinの豊富な検証ソリューションの概要を改めて日本のマーケットへご紹介するとともに、Verification Academyに掲載されたドキュメント、ビデオなども併せてご紹介いたします。
アナログ、デジタル、MEMS、RF、フォトニクスが混在するIoTの設計では、異なるモデルを取り扱う必要があります。Tanner設計ツールの統合された環境はそれらの設計を可能にし、特にMEMS素子の製造プロセスステップを含む3Dモデルの作成や断面図などでの確認や有限要素解析ツールへの出力までサポートしています。
オンデマンドイベント
Questaユーザ様に向けたQuestaユーザ会 の「 秋の部」をオンライン形式で開催いたします。恒例となっている製品機能のアップデートや解説に加え..
テストベンチを書かずにデザインの品質を高めるソリューションとして、Questa Design Solutionに新たにインテグレートされたQuesta Lintをご紹介いたします。
モデルベース・エンジニアリング（MBE）の実現には、デジタルツインおよびデジタルスレッドをフロー全体を通して実現する必要があります。このようなデジタル・トランスフォーメーション（DX）の実現には、様々な要素技術の統合が不可欠です。
本ウェビナーでは、テストベンチを書かずにデザインの品質を高める手法と、フォーマル技術による網羅的検証でデザインの品質を高める手法についてご紹介いたします。
本ウェビナーでは、シーメンスが提案するアナログ・カスタム IC設計シミュレーション・フローの概要について説明いたします。デザインがキャプチャされたS-Edit から始めて回路図入力し、シミュレーションのセットアップが続きます。
シリコンフォトニクスの設計環境においては、従来のレイアウトを中心とした設計手法に加え、PDKを使用したレイアウトドリブン手法、さらには回路図ドリブン手法の採用が促進しています。本ウェビナーでは、シーメンスEDAのが提供するシリコンフォトニクス向け最新設計環境について解説いたします。
「Early Birdウェビナーシリーズ」では、5G、AI、IoT時代のなかで急速に拡大するC++ベースのハードウェア設計へのニーズ、低消費電力やセキュリティ設計へのニーズに対して、Catapultを中心とした業界唯一の高位設計ソリューションを解説いたします。
スタンダードセル、I/O、メモリのタイミング・ライブラリ（.lib）は、すべてのデジタルICの設計およびサインオフ・フローに必要なタイミング、パワー、ノイズ、変動データを提供します。
2021年3月1日から4日にかけて行われたDVCon U.S. 2021の開催概要の報告に加え、発表されたセッションの中でも特に興味深いラインアップを厳選してご紹介いたします。
本ウェビナーでは、2020年の機能検証市場調査から得られた主要な知見とともに、Design and Verification Technologyディビジョンのチーフ・サイエンティストであるハリー・フォスターによる今日の新たなトレンドやその背景にある分析をお伝えいたします。
Questaユーザ様に向けた「Questaユーザ会 2021」をオンライン形式で開催。製品機能のアップデートと、設計・検証の自動化、および効果的な管理手法を解説し、設計・検証品質を向上させるための情報をお届けいたします。
この10年間で、市場に出回る医療機器の数と種類は爆発的に増えました。これらの医療機器は、患者の予後を改善するのみならず、患者や医療従事者のリスクを低減し、20年前には考えられなかった治療法を可能にします。
